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公开(公告)号：CN104733437B
公开(公告)日：2019-02-19
申请号：CN201510148916.6
申请日：2015-03-31
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L23/538 , H01L21/768
摘要： 本发明涉及半导体制造领域，尤其涉及一种晶圆三维集成的方法。通过本发明的方法能够将包含不同工艺、不同功能的芯片的晶圆集成在一个晶圆级异质三维结构上，在保持了芯片体积的同时，大规模提高芯片的功能，大幅度缩短了每个功能芯片之间的金属互连，减小了发热、功耗、与延迟，提高了每个功能模块之间的带宽，适用于需要将引线区域和三维互联区域需要分开的工艺条件。
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公开(公告)号：CN104201176B
公开(公告)日：2017-10-27
申请号：CN201410491328.8
申请日：2014-09-23
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L27/11556 , H01L27/11582
摘要： 本发明提出了一种3D NAND闪存结构及其制作方法，在相邻的阵列串之间的衬底内形成隔离层和CSL，通过引入深掩埋隔离层的方法提供阵列串间的有效隔绝，从结构根本上阻断热电子漂移的通道，可以有效的降低存储阵列串的互扰现象，从而可以很好的提高产品的编程和擦除循环的可靠性。
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公开(公告)号：CN104599988B
公开(公告)日：2017-08-04
申请号：CN201510002755.X
申请日：2015-01-05
申请人： 武汉新芯集成电路制造有限公司
摘要： 本发明涉及集成电路制造技术领域，尤其涉及一种功率器件与控制器件的集成方法，通过本发明的方法，既能使功率芯片和控制芯片相互独立的设计和制作，保证其性能、成本的优势，同时不采用连线和常规封装就能完成控制电路和芯片器件的互连；并通过共享减薄和背面金属工艺，进一步了降低制造成本，同时提高了功率器件的性能，且由于加厚了功率器件背面漏极的金属，从而进一步减小了器件的导通电阻，另外，采用金属再布线提高了散热性能，并通过硅通孔停止在功率芯片的金属层上，降低了硅通孔的高宽比，降低了工艺实现的难度。
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公开(公告)号：CN104409421B
公开(公告)日：2017-05-31
申请号：CN201410621054.X
申请日：2014-11-05
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L21/98
摘要： 本发明涉及半导体制造技术领域，尤其涉及一种垂直型沟道存储器件和控制器件的集成工艺。通过本发明提供的性能的技术方案，既能有效的完成垂直沟道集成，将需引出的电极引出，采用金属再布线工艺，利用第一金属结构、第二金属结构键合、相连，刻蚀形成硅通孔并填充金属将键合后芯片电极引出，在提高器件性能和技术方案的同时减少了面积；又能使垂直型存储器件芯片和控制器件芯片独立的设计和制作，避免了相互的影响，保证其性能和成本优势，提高了均一性和产品良率。
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公开(公告)号：CN104733398A
公开(公告)日：2015-06-24
申请号：CN201510148918.5
申请日：2015-03-31
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L21/98 , H01L21/768 , H01L25/065
CPC分类号： H01L25/50 , H01L21/76877 , H01L25/0657 , H01L2221/1068 , H01L2225/06544
摘要： 本发明涉及半导体制造技术领域，尤其涉及一种晶圆三维集成的方法，在将两片或多片待处理晶圆通过混合键合或硅穿孔等技术实现跨晶圆电路互连后，进行晶圆减薄，之后通过新工艺将PAD引出，即在晶圆三维集成中将PAD引出，从而不需要特殊的封装工艺，且将PAD引出工艺和堆叠晶圆连线工艺统一化，实现了晶圆三维集成引线工艺的简化。
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公开(公告)号：CN104253139A
公开(公告)日：2014-12-31
申请号：CN201410526463.1
申请日：2014-09-30
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L27/146
CPC分类号： H01L27/14687 , H01L27/14634 , H01L27/14636 , H01L27/1469
摘要： 本发明涉及半导体领域，具体涉及一种图像传感器制备工艺，包括如下步骤：步骤S1、提供一半导体结构，所述半导体结构的顶部设置有沟槽，所述沟槽中形成有引线，所述半导体结构顶部和所述沟槽暴露的表面覆盖有第一介电层；步骤S2：沉积第二介电层覆盖在所述第一介电层和所述引线的上表面并将所述沟槽进行填充；步骤S3：进行一反刻蚀的工艺，以降低所述第二介电层的厚度，并在沟槽上方的第二介电层表面形成凸状结构；步骤S4：对所述第二介电层进行平坦化处理，藉由所述凸状结构来提高所述第二介电层的研磨后的表面平整度。
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公开(公告)号：CN104241201A
公开(公告)日：2014-12-24
申请号：CN201410430704.2
申请日：2014-08-28
申请人： 武汉新芯集成电路制造有限公司
CPC分类号： H01L21/76898 , H01L24/82 , H01L2224/80895
摘要： 本发明涉及集成电路制造技术领域，尤其涉及一种集成功率器件与控制器件的方法，通过本发明的方法，既能使功率芯片和控制芯片相互独立的设计和制作，保证其性能、成本的优势，同时不采用连线和常规封装就能完成控制电路和芯片器件的互连；并通过共享减薄和背面金属工艺，进一步了降低制造成本，同时提高了功率器件的性能，且由于加厚了功率器件背面漏极的金属，从而进一步减小了器件的导通电阻。
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公开(公告)号：CN104218002A
公开(公告)日：2014-12-17
申请号：CN201410490109.8
申请日：2014-09-23
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L21/8247
CPC分类号： H01L27/11551 , H01L29/1033
摘要： 本发明提出了一种3D NAND闪存的制作方法，在形成多晶硅之前先形成一层隔离介质层，使形成多晶硅时多晶硅在隔离介质层上生长的速率和结晶颗粒大小一致，此外，在形成存储介质层之前，先对多晶硅的侧壁进行修复处理，能够降低多晶硅侧壁的粗糙度，从而使后续的存储介质层与多晶硅保持良好的接触，进而提高3D NAND闪存的性能。
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公开(公告)号：CN104766806B
公开(公告)日：2018-06-26
申请号：CN201510148865.7
申请日：2015-03-31
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L21/60 , H01L21/56 , H01L21/768
CPC分类号： H01L2224/16145
摘要： 本发明涉及半导体制造领域，尤其涉及一种晶圆三维集成的方法。通过本发明的方法能够将包含不同工艺、不同功能的芯片的晶圆集成在一个晶圆级异质三维结构上，在保持了芯片体积的同时，大规模提高芯片的功能，大幅度缩短了每个功能芯片之间的金属互连，减小了发热、功耗、与延迟，提高了每个功能模块之间的带宽，适用于芯片需要较厚的保护层的工艺条件。
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公开(公告)号：CN104701323B
公开(公告)日：2017-12-19
申请号：CN201510113903.5
申请日：2015-03-16
申请人： 武汉新芯集成电路制造有限公司
IPC分类号： H01L27/11578
摘要： 本发明涉及3D存储器制造领域，尤其涉及一种应用于3D NAND存储器的存储结构及其制作方法。本发明提供的存储结构，其沟道是垂直的环状沟道，利用选择性外延工艺，于硅衬底暴露的环状开口向上外延生长形成单晶硅，以于该单晶硅中形成单晶硅垂直沟道。利用单晶硅垂直沟道取代现有的多晶硅垂直沟道，提高了电子在沟道中的迁移率，改善了存储器件的性能。同时，利用该结构，刻蚀形成垂直沟槽后可以不再进行中间介质层的填充，简化了工艺流程。
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