公开(公告)号：CN1508928A

公开(公告)日：2004-06-30

申请号：CN200310103604.0

申请日：2003-10-30

Applicant: 株式会社瑞萨科技 ,  协荣产业株式会社

Inventor： 山本文寿 ,  村井保文 ,  古谷启一

IPC: H02H7/20

CPC classification number: H01L27/0259

Abstract: 本发明的设有冲击电压保护电路的半导体装置，是一种设有与信号输入端子34电连接且包括npn晶体管32和npn晶体管33的冲击电压保护电路51的半导体装置，在该半导体装置中，npn晶体管32的基极的最窄区域的宽度与npn晶体管33的基极的最窄区域的宽度不同，通过这种结构，使npn晶体管32比npn晶体管33更容易被击穿。

公开(公告)号：CN1518124A

公开(公告)日：2004-08-04

申请号：CN03132730.3

申请日：2003-09-30

Applicant: 株式会社瑞萨科技

Inventor： 山本文寿 ,  榎原敏之

IPC: H01L29/735 ,  H01L21/331

CPC classification number: H01L29/41708 ,  H01L29/735

Abstract: 本发明的目的在于：即使在长时间持续使用的情况下，也能够提供电流放大系数的变化较小的横向晶体管。本发明的横向晶体管在LOCOS氧化膜(场绝缘膜)12上形成多晶硅层14，多晶硅层14从集电极区5朝向发射极区6，覆盖集电极区5和基极区4。进而，为了使该多晶硅层14与发射极区6电连接，用布线15将多晶硅层14与发射极区6联结起来。

公开(公告)号：CN1822395B

公开(公告)日：2010-05-12

申请号：CN200610009028.7

申请日：2006-02-16

Applicant: 株式会社瑞萨科技

Inventor： 新田哲也 ,  山下泰典 ,  柳振一郎 ,  山本文寿

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8232

CPC classification number: H01L29/78606 ,  H01L21/84 ,  H01L27/12 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/66659 ,  H01L29/7835 ,  H01L29/78624

Abstract: 提供一种半导体器件、驱动电路以及半导体器件的制造方法，可以抑制晶体管的阈值电压的上升且提高其耐压。其中，在SOI衬底(4)中的n-型的半导体层(3)上形成p沟道型的MOS晶体管(20)的源区(5)和漏区(6)。在半导体层(3)内形成n型的杂质区(9)。杂质区(9)在源区(5)的正下方在其底部的全部区域上形成，且在源区(5)和漏区(6)之间的半导体层(3)的正下方形成。在源区(5)和漏区(6)之间的半导体层(3)的上表面的正下方，杂质区(9)中的杂质浓度的峰值的位置(9a)设定在源区(5)的最下端(5a)的下方。

公开(公告)号：CN1822395A

公开(公告)日：2006-08-23

申请号：CN200610009028.7

申请日：2006-02-16

Applicant: 株式会社瑞萨科技

Inventor： 新田哲也 ,  山下泰典 ,  柳振一郎 ,  山本文寿

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8232

CPC classification number: H01L29/78606 ,  H01L21/84 ,  H01L27/12 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/66659 ,  H01L29/7835 ,  H01L29/78624

Abstract: 提供一种半导体器件、驱动电路以及半导体器件的制造方法，可以抑制晶体管的阈值电压的上升且提高其耐压。其中，在SOI衬底(4)中的n－型的半导体层(3)上形成p沟道型的MOS晶体管(20)的源区(5)和漏区(6)。在半导体层(3)内形成n型的杂质区(9)。杂质区(9)在源区(5)的正下方在其底部的全部区域上形成，且在源区(5)和漏区(6)之间的半导体层(3)的正下方形成。在源区(5)和漏区(6)之间的半导体层(3)的上表面的正下方，杂质区(9)中的杂质浓度的峰值的位置(9a)设定在源区(5)的最下端(5a)的下方。

公开(公告)号：CN1525567A

公开(公告)日：2004-09-01

申请号：CN200410028642.9

申请日：2004-03-01

Applicant: 株式会社瑞萨科技

Inventor： 山本文寿 ,  上西明夫

IPC: H01L27/04 ,  H01L23/60 ,  H01L23/62 ,  H01L23/52 ,  H01L29/73 ,  H01L29/866

CPC classification number: H01L29/7302

Abstract: 本发明的半导体装置(51)中设有与信号输入端子(21)电连接的、含有二极管(22)和晶体管(23)的浪涌保护电路，其中，二极管(22)的阴极区由n+扩散层(8c)、n－外延层(4)、n型扩散层(5)及n+扩散层(8b)构成。n+扩散层(8c)在半导体衬底(41)的主表面上形成，与布线(12b)电连接。n+扩散层(8b)和p型扩散层(6b)构成发生齐纳击穿的pn结，发生齐纳击穿的pn结与场氧化膜(7)相离。从而，能够获得设有无电流泄漏、能正常工作的浪涌保护电路的半导体装置。

公开(公告)号：CN1311551C

公开(公告)日：2007-04-18

申请号：CN200410028642.9

申请日：2004-03-01

Applicant: 株式会社瑞萨科技

Inventor： 山本文寿 ,  上西明夫

IPC: H01L27/04 ,  H01L23/60 ,  H01L23/62 ,  H01L23/52 ,  H01L29/73 ,  H01L29/866

CPC classification number: H01L29/7302

Abstract: 本发明的半导体装置(51)中设有与信号输入端子(21)电连接的、含有二极管(22)和晶体管(23)的浪涌保护电路，其中，二极管(22)的阴极区由n+扩散层(8c)、n-外延层(4)、n型扩散层(5)及n+扩散层(8b)构成。n+扩散层(8c)在半导体衬底(41)的主表面上形成，与布线(12b)电连接。n+扩散层(8b)和p型扩散层(6b)构成发生齐纳击穿的pn结，发生齐纳击穿的pn结与场氧化膜(7)相离。从而，能够获得设有无电流泄漏、能正常工作的浪涌保护电路的半导体装置。