公开(公告)号：CN1822395A

公开(公告)日：2006-08-23

申请号：CN200610009028.7

申请日：2006-02-16

Applicant: 株式会社瑞萨科技

Inventor： 新田哲也 ,  山下泰典 ,  柳振一郎 ,  山本文寿

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8232

CPC classification number: H01L29/78606 ,  H01L21/84 ,  H01L27/12 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/66659 ,  H01L29/7835 ,  H01L29/78624

Abstract: 提供一种半导体器件、驱动电路以及半导体器件的制造方法，可以抑制晶体管的阈值电压的上升且提高其耐压。其中，在SOI衬底(4)中的n－型的半导体层(3)上形成p沟道型的MOS晶体管(20)的源区(5)和漏区(6)。在半导体层(3)内形成n型的杂质区(9)。杂质区(9)在源区(5)的正下方在其底部的全部区域上形成，且在源区(5)和漏区(6)之间的半导体层(3)的正下方形成。在源区(5)和漏区(6)之间的半导体层(3)的上表面的正下方，杂质区(9)中的杂质浓度的峰值的位置(9a)设定在源区(5)的最下端(5a)的下方。

公开(公告)号：CN1822395B

公开(公告)日：2010-05-12

申请号：CN200610009028.7

申请日：2006-02-16

Applicant: 株式会社瑞萨科技

Inventor： 新田哲也 ,  山下泰典 ,  柳振一郎 ,  山本文寿

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/336 ,  H01L21/8232

CPC classification number: H01L29/78606 ,  H01L21/84 ,  H01L27/12 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/66659 ,  H01L29/7835 ,  H01L29/78624

Abstract: 提供一种半导体器件、驱动电路以及半导体器件的制造方法，可以抑制晶体管的阈值电压的上升且提高其耐压。其中，在SOI衬底(4)中的n-型的半导体层(3)上形成p沟道型的MOS晶体管(20)的源区(5)和漏区(6)。在半导体层(3)内形成n型的杂质区(9)。杂质区(9)在源区(5)的正下方在其底部的全部区域上形成，且在源区(5)和漏区(6)之间的半导体层(3)的正下方形成。在源区(5)和漏区(6)之间的半导体层(3)的上表面的正下方，杂质区(9)中的杂质浓度的峰值的位置(9a)设定在源区(5)的最下端(5a)的下方。

公开(公告)号：CN1518095A

公开(公告)日：2004-08-04

申请号：CN200310101508.2

申请日：2003-10-09

Applicant: 株式会社瑞萨科技

Inventor： 新田哲也 ,  寺岛知秀

IPC: H01L21/8234 ,  H01L27/085 ,  H01L21/266

CPC classification number: H01L21/84 ,  H01L27/1203 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明通过按每个半导体元件得到所期望的通态电阻与耐压，实现能够获得作为集成半导体装置整体的适当特性的集成半导体装置。一种设有多个在半导体层内形成的、包括n型半导体的源极(6)、n型半导体的漏极(3)以及介于源极和漏极之间的p型半导体的背面栅极(5)的半导体元件(50a、50b、50c)的集成半导体装置(50)，其中，一个半导体元件中的一个漏极的至少预定部分上的杂质浓度与别的半导体元件中的其它漏极的预定部分的杂质浓度不同。