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公开(公告)号：CN111799173B
公开(公告)日：2024-04-05
申请号：CN202010115040.6
申请日：2020-02-25
Applicant: 株式会社日立高新技术
IPC: H01L21/336 , H01L29/78 , H01L21/67 , H01J37/32
Abstract: 本发明提供一种半导体元件的制造方法以及等离子体处理装置。在具有SiGe沟道的半导体元件的制造工序中，能够不对SiGe沟道造成损伤地形成保护SiGe沟道的Si偏析层。半导体元件的制造方法包括：第1工序，对至少具有硅层和在硅层上形成的硅锗层的半导体基板实施基于第1条件的等离子体处理而使硅锗层露出；以及第2工序，对半导体基板实施基于第2条件的等离子体处理而使硅偏析至露出的硅锗层的表面，第1条件是能够对硅锗层或与硅锗层相邻的层进行蚀刻的条件，第2条件是实施氢等离子体处理的条件，第1工序以及第2工序在同一等离子体处理装置的处理室内连续进行。
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公开(公告)号：CN115280468A
公开(公告)日：2022-11-01
申请号：CN202180004737.9
申请日：2021-03-01
Applicant: 株式会社日立高新技术
IPC: H01L21/02
Abstract: 针对将半导体处理装置的控制参数作为输入并输出表现由半导体处理装置加工过的半导体样品的加工形状的形状参数的机器学习模型，推荐获得学习数据的实验要点。根据机器学习模型的学习所使用的学习数据的控制参数的值即特征量数据，评价每个控制参数对机器学习模型的预测的贡献度，基于将根据贡献度选定的控制参数作为轴展开的空间中的机器学习模型所进行的预测的稳定性评价、不确定性评价，来推荐实验要点。
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Patent Agency Ranking
公开(公告)号：CN113348536A
公开(公告)日：2021-09-03
申请号：CN201980007197.2
申请日：2019-09-13
Applicant: 株式会社日立高新技术
IPC: H01L21/336 , H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 本发明提供半导体装置的制造方法以及等离子体处理装置。在具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道的GAA型FET或者纳米叉型FET这样的三维构造器件的制造工序中，在不使与具有不同的阈值电压的FET之间扩大的情况下分别制作功函数控制金属。因此，执行如下工序：第1工序(S10)，进行将掩模材料(23)开口的各向异性蚀刻，直到功函数控制金属膜(22)露出为止；第2工序(S11)，使保护膜(26)沉积；第3工序(S12)，保留沉积于在第1工序中开口的掩模材料的侧壁的保护膜地进行将保护膜去除的各向异性蚀刻；以及第4工序(S13)，进行将沟道间的掩模材料相对于保护膜以及功函数控制金属膜选择性地去除的各向同性蚀刻。
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公开(公告)号：CN118974897A
公开(公告)日：2024-11-15
申请号：CN202380013066.1
申请日：2023-03-13
Applicant: 株式会社日立高新技术
IPC: H01L21/336 , H01L29/78
Abstract: 本公开在于提供如下技术：能够在将栅极层叠膜相对于栅极侧壁间隔件以及源极/漏极区域的层间绝缘膜选择性地进行蚀刻的金属栅极切割工艺中，在对由功函数金属以及栅极埋入金属构成的金属层进行垂直蚀刻后，利用第一绝缘膜保护该侧壁，将在切割区域的下部露出的金属层的残渣除去，进而利用第二绝缘膜保护切割区域的侧壁，将在切割区域的底部露出的栅极绝缘膜除去。本公开进而提供能够在同一装置连续地执行这一系列的工序的技术。
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公开(公告)号：CN117859208A
公开(公告)日：2024-04-09
申请号：CN202280008672.X
申请日：2022-08-09
Applicant: 株式会社日立高新技术
IPC: H01L29/78
Abstract: 在具有将细线状或者片状的沟道在与基板垂直的方向上层叠的层叠沟道的GAA型FET等的三维构造中，提供如下手法：在具有将栅极与硅基板间绝缘分离的构造的器件的制造工序中，不改变用于形成层叠沟道的硅锗牺牲层和将栅极‑基板间绝缘分离所需的硅锗牺牲层的锗组成，并且制造工序不会复杂化。因此，在对由硅沟道(4B)和硅锗牺牲层(3B)构成的层叠膜进行蚀刻后，在上述层叠膜的侧壁通过成膜/蚀刻来形成保护绝缘膜(9)，使用不同的保护膜材料来多次重复上述过程。之后，通过各向同性蚀刻将残留于下部的硅牺牲层(4A)和硅锗牺牲层(3A)去除而形成将上述绝缘分离膜填埋的区域。通过使用同一装置的连续工艺来进行从上述保护绝缘膜的层叠膜的形成起直至牺牲层的蚀刻去除为止，可实现工序的简化。
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公开(公告)号：CN113348536B
公开(公告)日：2024-04-02
申请号：CN201980007197.2
申请日：2019-09-13
Applicant: 株式会社日立高新技术
IPC: H01L21/336 , H01L21/8234 , H01L27/088 , H01L29/78
Abstract: 本发明提供半导体装置的制造方法以及等离子体处理装置。在具有在与基板垂直的方向上层叠细线状或者片状的沟道的层叠沟道的GAA型FET或者纳米叉型FET这样的三维构造器件的制造工序中，在不使与具有不同的阈值电压的FET之间扩大的情况下分别制作功函数控制金属。因此，执行如下工序：第1工序(S10)，进行将掩模材料(23)开口的各向异性蚀刻，直到功函数控制金属膜(22)露出为止；第2工序(S11)，使保护膜(26)沉积；第3工序(S12)，保留沉积于在第1工序中开口的掩模材料的侧壁的保护膜地进行将保护膜去除的各向异性蚀刻；以及第4工序(S13)，进行将沟道间的掩模材料相对于保护膜以及功函数控制金属膜选择性地去除的各向同性蚀刻。
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公开(公告)号：CN111799173A
公开(公告)日：2020-10-20
申请号：CN202010115040.6
申请日：2020-02-25
Applicant: 株式会社日立高新技术
IPC: H01L21/336 , H01L29/78 , H01L21/67 , H01J37/32
Abstract: 本发明提供一种半导体元件的制造方法以及等离子体处理装置。在具有SiGe沟道的半导体元件的制造工序中，能够不对SiGe沟道造成损伤地形成保护SiGe沟道的Si偏析层。半导体元件的制造方法包括：第1工序，对至少具有硅层和在硅层上形成的硅锗层的半导体基板实施基于第1条件的等离子体处理而使硅锗层露出；以及第2工序，对半导体基板实施基于第2条件的等离子体处理而使硅偏析至露出的硅锗层的表面，第1条件是能够对硅锗层或与硅锗层相邻的层进行蚀刻的条件，第2条件是实施氢等离子体处理的条件，第1工序以及第2工序在同一等离子体处理装置的处理室内连续进行。
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