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公开(公告)号：CN104025499A
公开(公告)日：2014-09-03
申请号：CN201280053310.9
申请日：2012-06-15
Applicant: 株式会社东芝
CPC classification number: H04L9/0816 , G11B20/00362 , G11B20/00427 , H04L9/0822 , H04L9/0833 , H04L9/0897 , H04L9/32 , H04L2209/601
Abstract: 根据一个实施方式，一种认证方法包括：存储器在单向函数运算中用存储器会话密钥对秘密识别信息进行计算，从而生成第一认证信息；将加密的秘密识别信息、密钥族块和第一认证信息发送至主机；主机在单向函数运算中用主机会话密钥对秘密识别信息进行计算，从而生成第二认证信息，秘密识别信息是通过对加密的秘密识别信息进行解密而生成的。所述方法还包括：主机对第一认证信息和第二认证信息进行比较。
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公开(公告)号：CN100573718C
公开(公告)日：2009-12-23
申请号：CN200710004303.0
申请日：2007-01-22
Applicant: 株式会社东芝
Inventor： 柴田昇
CPC classification number: G11C16/0483 , G11C11/5628 , G11C11/5642 , G11C16/12 , G11C16/24 , G11C16/3459 , G11C2211/5621 , G11C2211/5642 , G11C2211/5643 , G11C2216/14
Abstract: 初级数据高速缓冲存储器(PDC)连接到共用信号线(COMi)，并且二级数据高速缓冲存储器(SDC)连接到I/O数据线(IO/IOn)。在二级数据高速缓冲存储器(SDC)中的数据被输出到I/O数据线的同时，共用信号线用于对标志单元(FC1和FC2)中的数据进行判别。这提高了高速缓存读出操作的速度。
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公开(公告)号：CN1681046A
公开(公告)日：2005-10-12
申请号：CN200510065564.4
申请日：2000-06-28
Applicant: 株式会社东芝
CPC classification number: G06F11/10 , G06F11/1008 , G06F11/1068 , G06F11/1072 , G11C7/1006 , G11C16/0483 , G11C16/10 , G11C2029/0411 , G11C2207/104
Abstract: 一种快闪存储器，可内部自动校正错误，与现有产品具有互换性。它包括：存储器段；指令接口3，接受外部指令产生控制信号；电路7，由写入指令信号激活，产生控制信号；错误校正电路11，由写入数据输入指令信号激活，与外部输入的第一信号同步，接受外部输入的写入数据，由写入指令激活，与控制信号同步，产生检查数据；电路17，相对各个存储器单元设置，将写入数据或检查数据取入暂存；写入电路13～15，由写入指令激活，将存储的写入数据和检查数据写入存储器段。
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公开(公告)号：CN1505153A
公开(公告)日：2004-06-16
申请号：CN200310118672.4
申请日：2003-11-28
Applicant: 株式会社东芝
IPC: H01L27/10 , H01L27/115 , H01L29/78 , G11C11/34 , G11C16/00
CPC classification number: G11C16/3459 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/12 , G11C2211/5642 , G11C2211/5648
Abstract: 在存储i位数据的存储单元1中存储下一个数据时，事先在邻接的存储单元1中写入i位以下的数据。i位以下数据的写入比本来的阈值电压(存储i位数据时的实际阈值电压)低。写入邻接的存储单元2之后，提升存储单元1的阈值电压进行写入。在提升阈值电压进行写入前后，i位数据或是本来的阈值电压，或是比它低的阈值电压。为了加以区别，准备标志用的存储单元(标志单元)，进行对应该标志单元的数据的读出操作。
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公开(公告)号：CN104040936A
公开(公告)日：2014-09-10
申请号：CN201280053356.0
申请日：2012-06-15
Applicant: 株式会社东芝
CPC classification number: H04L9/0816 , G11B20/00086 , G11B20/00115 , G11B20/0021 , G11B2220/2516 , G11B2220/60 , H04L9/0822 , H04L9/0833 , H04L9/0897 , H04L9/32 , H04L2209/601
Abstract: 根据一个实施方式，一种设备包括：第一存储区，用于存储第一密钥。第二存储区存储通过使用密钥族从秘密识别(ID)信息生成的加密的秘密ID信息。第三存储区存储包括通过使用ID密钥从密钥族生成的数据的密钥族块。认证模块执行认证。第二密钥是通过使用第一密钥从第一数值生成的，会话密钥是通过使用第二密钥从随机数生成的，并且认证信息是通过使用会话密钥从秘密ID信息生成的。加密的秘密ID信息、密钥族块以及认证信息被输出。
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Patent Agency Ranking
公开(公告)号：CN103903649A
公开(公告)日：2014-07-02
申请号：CN201310375757.4
申请日：2013-08-26
Applicant: 株式会社东芝
Inventor： 柴田昇
CPC classification number: G11C16/0483 , G11C11/5628 , G11C16/10 , G11C2211/5621 , G11C2211/5648
Abstract: 本发明提供一种能够容易地连接NAND串和位线的半导体存储装置。在实施方式涉及的半导体存储装置中，第一、第二NAND串与位线连接，通过第一～第四选择用存储单元来选择一方。在写入时，由第一～第四选择用存储单元选择出的第一NAND串的第一存储单元被写入，接着，第二NAND串的与所述第一存储单元同时被选择的第二存储单元被写入，接着，所述第一NAND串的与所述第一存储单元相邻的第三存储单元被写入，所述第二NAND串中在位线方向上与所述第三存储单元相邻的第四存储单元被写入。
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公开(公告)号：CN100555461C
公开(公告)日：2009-10-28
申请号：CN200610131014.2
申请日：2006-12-22
Applicant: 株式会社东芝
Inventor： 柴田昇
IPC: G11C16/10
CPC classification number: G11C5/147 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/344 , G11C16/3445 , G11C16/3454 , G11C16/3459 , G11C29/02 , G11C29/021 , G11C29/028 , G11C2211/5621 , G11C2211/5642 , G11C2211/565
Abstract: 存储单元阵列(1)具有连接到字线(WL)和位线(BL)并被设置为矩阵的多个串联的存储单元。选择晶体管(HVNTr)从所述字线中选择。控制电路根据输入数据控制所述字线和位线的电位，并且控制对所述存储单元执行的数据写操作、数据读出操作和数据擦除操作。所述选择晶体管形成在衬底上。对于读出操作，将第一负电压提供给所述衬底，将第一电压(第一电压≥第一负电压)提供给选择的字线，并且将第二电压提供给未选择的字线。
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公开(公告)号：CN101060013A
公开(公告)日：2007-10-24
申请号：CN200610131014.2
申请日：2006-12-22
Applicant: 株式会社东芝
Inventor： 柴田昇
IPC: G11C16/10
CPC classification number: G11C5/147 , G11C11/5628 , G11C11/5642 , G11C16/0483 , G11C16/344 , G11C16/3445 , G11C16/3454 , G11C16/3459 , G11C29/02 , G11C29/021 , G11C29/028 , G11C2211/5621 , G11C2211/5642 , G11C2211/565
Abstract: 存储单元阵列(1)具有连接到字线(WL)和位线(BL)并被设置为矩阵的多个串联的存储单元。选择晶体管(HVNTr)从所述字线中选择。控制电路根据输入数据控制所述字线和位线的电位，并且控制对所述存储单元执行的数据写操作、数据读出操作和数据擦除操作。所述选择晶体管形成在衬底上。对于读出操作，将第一负电压提供给所述衬底，将第一电压(第一电压≥第一负电压)提供给选择的字线，并且将第二电压提供给未选择的字线。
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公开(公告)号：CN101004950A
公开(公告)日：2007-07-25
申请号：CN200710004303.0
申请日：2007-01-22
Applicant: 株式会社东芝
Inventor： 柴田昇
CPC classification number: G11C16/0483 , G11C11/5628 , G11C11/5642 , G11C16/12 , G11C16/24 , G11C16/3459 , G11C2211/5621 , G11C2211/5642 , G11C2211/5643 , G11C2216/14
Abstract: 初级数据高速缓冲存储器(PDC)连接到共用信号线(COMi)，并且二级数据高速缓冲存储器(SDC)连接到I/O数据线(IO/IOn)。在二级数据高速缓冲存储器(SDC)中的数据被输出到I/O数据线的同时，共用信号线用于对标志单元(FC1和FC2)中的数据进行判别。这提高了高速缓存读出操作的速度。
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公开(公告)号：CN1206657C
公开(公告)日：2005-06-15
申请号：CN00119249.3
申请日：2000-06-28
Applicant: 株式会社东芝
CPC classification number: G06F11/10 , G06F11/1008 , G06F11/1068 , G06F11/1072 , G11C7/1006 , G11C16/0483 , G11C16/10 , G11C2029/0411 , G11C2207/104
Abstract: 一种快闪存储器，可内部自动校正错误，与现有产品具有互换性。它包括：存储器段；指令接口(3)，接受外部指令产生控制信号；电路(7)，由写入指令信号激活，产生控制信号；错误校正电路(11)，由写入数据输入指令信号激活，与外部输入的第一信号同步，接受外部输入的写入数据，由写入指令激活，与控制信号同步，产生检查数据；电路(17)，相对各个存储器单元设置，将写入数据或检查数据取入暂存；写入电路(13～15)，由写入指令激活，将存储的写入数据和检查数据写入存储器段。
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