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公开(公告)号：CN1309079C
公开(公告)日：2007-04-04
申请号：CN200410036901.2
申请日：2004-04-21
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/0285 , C11D1/342 , C11D1/345
Abstract: 本发明公开了一种半导体集成电路装置。其目的在于：提供一种具备能够抵抗来自外部的浪涌电流、且小型化的静电放电保护电路的半导体集成电路。本发明的半导体集成电路包括：外部连接用端子(1)、静电放电保护电路(2)、输出电路(3)、输出前置缓冲电路(4)、输入缓冲电路(5)、内部电路(41)、电源间静电放电保护电路(6)、及栅极电压控制电路(7)。栅极电压控制电路包括：电容(25)及电阻体(26)。若在外部连接用端子(1)上印加有正的浪涌电流，则N型MIS晶体管(24)的栅极电位也上升。N型MIS晶体管(24)成为通态(ON状态)，提供给外部连接用端子(1)的正电荷被接地线(23)放出。
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公开(公告)号：CN101159262A
公开(公告)日：2008-04-09
申请号：CN200710106428.4
申请日：2007-05-29
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/0255
Abstract: 本发明公开了一种半导体集成电路装置。以由形成在半导体衬底的表面的第一导电型阱区域10与形成在阱区域10内的第二导电型第一扩散层11构成的二极管作保护元件，第一扩散层11的周围由形成在阱区域10内的第一导电型第二扩散层12包围着，在第一扩散层11的表面形成有与输出入端子23连接的第一接触区域14，在第二扩散层12的表面形成有与基准电压端子连接的第二接触区域15。结果是，提供一种包括结构简单、低输入电容且高ESD耐量的静电放电保护元件的半导体集成电路装置。
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公开(公告)号：CN1577855A
公开(公告)日：2005-02-09
申请号：CN200410036901.2
申请日：2004-04-21
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/0285 , C11D1/342 , C11D1/345
Abstract: 本发明公开了一种半导体集成电路装置。其目的在于：提供一种具备能够抵抗来自外部的浪涌电流、且小型化的静电放电保护电路的半导体集成电路。本发明的半导体集成电路包括：外部连接用端子1、静电放电保护电路2、输出电路3、输出前置缓冲电路4、输入缓冲电路5、内部电路41、电源间静电放电保护电路6、及栅极电压控制电路7。栅极电压控制电路包括：电容25及电阻体26。若在外部连接用端子1上印加有正的浪涌电流，则N型MIS晶体管24的栅极电位也上升。N型MIS晶体管24成为通态(ON状态)，提供给外部连接用端子1的正电荷被接地线23放出。
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Patent Agency Ranking
公开(公告)号：CN102576690B
公开(公告)日：2014-06-25
申请号：CN201080047136.8
申请日：2010-10-22
Applicant: 松下电器产业株式会社
IPC: H01L21/822 , H01L21/82 , H01L27/04
CPC classification number: H01L27/0207 , G11C17/18 , H01L23/5256 , H01L27/0288 , H01L27/10 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体装置。电熔丝电路(3)具有在程序电源(6)与地线(7)之间串联连接地设置的熔丝元件(11)及晶体管(12)、和控制晶体管(12)的栅极电位的控制部(13、14)。程序防止电路(5)在程序电源(6)与地线(7)之间与电熔丝电路(3)并联地设置，并且当在程序电源(6)与地线(7)之间施加浪涌时按照流动浪涌电流的一部分的方式构成。
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公开(公告)号：CN101378056A
公开(公告)日：2009-03-04
申请号：CN200810212656.4
申请日：2008-08-27
Applicant: 松下电器产业株式会社
IPC: H01L27/02
CPC classification number: H01L27/0251
Abstract: 本发明提供一种半导体集成电路，其具备能够抑制LSI的电源为OFF时的无用电流的产生，并能够抑制电容的增加的ESD保护电路。该半导体集成电路包括：外部焊盘(1)；接地线(2)；外部焊盘(1)与接地线(2)之间的第一保护电路(3)；和外部焊盘(1)与接地线(2)之间的第二保护电路(4)。第二保护电路(4)由第一保护元件(6)和第二保护元件(7)和电阻体(30)构成。在该结构中，通过任意地设定电阻体(30)的电阻值，能够将LSI的电源为OFF时产生的无用电流抑制为不损害LSI的可靠性的值。
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公开(公告)号：CN102576690A
公开(公告)日：2012-07-11
申请号：CN201080047136.8
申请日：2010-10-22
Applicant: 松下电器产业株式会社
IPC: H01L21/822 , H01L21/82 , H01L27/04
CPC classification number: H01L27/0207 , G11C17/18 , H01L23/5256 , H01L27/0288 , H01L27/10 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体装置。电熔丝电路(3)具有在程序电源(6)与地线(7)之间串联连接地设置的熔丝元件(11)及晶体管(12)、和控制晶体管(12)的栅极电位的控制部(13、14)。程序防止电路(5)在程序电源(6)与地线(7)之间与电熔丝电路(3)并联地设置，并且当在程序电源(6)与地线(7)之间施加浪涌时按照流动浪涌电流的一部分的方式构成。
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公开(公告)号：CN101030575A
公开(公告)日：2007-09-05
申请号：CN200610143912.X
申请日：2006-11-02
Applicant: 松下电器产业株式会社
CPC classification number: H01L27/0255
Abstract: 一种半导体集成电路装置，包括：被保护输入电路(4)，其连接于电源线(1)与GND线(2)之间；第一电阻体(5)，其一个端子与输入PAD(3)连接，另一个端子与输入电路(4)的输入端子连接；第一静电放电保护电路(6)，其包括一个端子与电源线(1)连接，另一个端子与输入电路(4)的输入端子连接的第一电压降低电路(15)；和第二静电放电保护电路(7)，其一个端子与输入电路(4)的输入端子连接，另一个端子与GND线(2)连接且包括第二电压降低电路(16)。这样，得到对应于工艺的细微化具有满足电涌试验标准的ESD保护能力的半导体集成电路装置。
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公开(公告)号：CN1645615A
公开(公告)日：2005-07-27
申请号：CN200510004697.0
申请日：2005-01-21
Applicant: 松下电器产业株式会社
IPC: H01L27/04
CPC classification number: H01L27/0266 , H01L29/41725
Abstract: 本发明涉及静电放电保护晶体管，在由P型半导体基板(1)构成，周围被元件分离区(2)包围的活性区，设置晶体管(21、22、23)。在由P型半导体基板(1)构成的活性区上，设置源极上硅化物膜(5S)、漏极上硅化物膜(5D)。在这里，漏极上硅化物膜(5D)不在位于晶体管(21、22、23)的各边界的部分设置，而被各晶体管(21、22、23)分离。这样，由于晶体管(21、22、23)各自之间的区域成为高电阻，所以能够防止流进不同的晶体管的电流局部集中，从而能够不增加晶体管的面积，最大限度地发挥单位面积的静电放电保护能力。从而在静电放电保护晶体管中，不带来面积的增大，提高静电特性。
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