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公开(公告)号：CN118900621A
公开(公告)日：2024-11-05
申请号：CN202410999406.9
申请日：2024-07-24
Applicant: 材料科学姑苏实验室
Abstract: 本发明公开了一种超导量子芯片的封装方法及封装超导量子芯片，封装方法包括提供第一衬底和第二衬底；在第一衬底一侧表面依次制备第一超导金属图案和约瑟夫森结，形成超导量子芯片；其中，第一超导金属图案包括第一传输线路、第一焊盘、第一电极和第二电极；约瑟夫森结位于第一电极和第二电极之间，且与第一电极和第二电极电连接，以形成量子比特；在第二衬底一侧表面制备第二超导金属图案，形成封装衬底；采用倒装焊工艺将第一焊盘和第二焊盘对准焊接，以利用封装衬底对超导量子芯片进行封装。利用上述方法，通过超导封装衬底实现对超导量子芯片的封装，降低了能量耗散，提高了超导量子芯片的性能和导热性，易集成且成本低。
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公开(公告)号：CN115496220A
公开(公告)日：2022-12-20
申请号：CN202211442493.5
申请日：2022-11-18
Applicant: 材料科学姑苏实验室
IPC: G06N10/40
Abstract: 本发明公开了一种量子比特芯片封装结构。该封装结构包括：上层读取控制芯片、下层读取控制芯片和中间量子比特芯片。中间量子比特芯片的上表面设置有第一金属层，下表面设置有第二金属层；上层读取控制芯片的两侧表面分别设置有第三金属层和第五金属层，第三金属层与第五金属层通过金属通孔互连；下层读取控制芯片的一侧表面设置有第四金属层；中间量子比特芯片包括第一部分量子比特和第二部分量子比特；第一部分量子比特的垂直投影与相邻的第二部分量子比特存在预设面积的交叠区域。本发明实施例的技术方案实现了量子比特芯片在三维方向的耦合，提高了量子比特芯片的集成度，增加了量子比特间的连接数，有效提升了量子芯片的算力。
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公开(公告)号：CN115581115A
公开(公告)日：2023-01-06
申请号：CN202211366944.1
申请日：2022-11-03
Applicant: 材料科学姑苏实验室
Abstract: 本发明提供了一种指导芯片或其衬底开孔的方法、芯片组件及其应用，所述方法包括如下步骤：初始化通孔参数，通孔周期性分布于衬底或芯片之上等效为光子晶体结构，然后按照光子晶体能带理论求解能带图，从能带图中找到对应频段的禁带；判断禁带是否满足所需禁带要求，若满足，则输出初始化通孔参数，按照初始化通孔参数在芯片或其衬底上进行开孔；若不满足，改变初始化通孔参数，直至得到的禁带满足所需禁带要求；本发明所述方法具备普适性和指导意义，为超导量子芯片衬底开孔的通用方法，能够明显改变禁带区间，提升超导量子芯片的性能。
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公开(公告)号：CN115474424A
公开(公告)日：2022-12-13
申请号：CN202211423373.0
申请日：2022-11-15
Applicant: 材料科学姑苏实验室
IPC: H05K9/00
Abstract: 本发明提供了一种用于低温环境下的磁屏蔽装置及屏蔽方法，所述的用于低温环境下的磁屏蔽装置包括屏蔽主体，所述屏蔽主体包括依次嵌套设置的至少两个磁屏蔽单元，所述磁屏蔽单元包括金属壳体，以及依次套设于所述金属壳体外表面的超导层与高磁导率材料层，相邻两个所述磁屏蔽单元的超导层的超导临界温度互不相同。本发明提升了磁屏蔽的效果，确保能够在低温甚至于超低温环境下的使用，具有良好的导热性。
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Patent Agency Ranking
公开(公告)号：CN115474424B
公开(公告)日：2023-08-29
申请号：CN202211423373.0
申请日：2022-11-15
Applicant: 材料科学姑苏实验室
IPC: H05K9/00
Abstract: 本发明提供了一种用于低温环境下的磁屏蔽装置及屏蔽方法，所述的用于低温环境下的磁屏蔽装置包括屏蔽主体，所述屏蔽主体包括依次嵌套设置的至少两个磁屏蔽单元，所述磁屏蔽单元包括金属壳体，以及依次套设于所述金属壳体外表面的超导层与高磁导率材料层，相邻两个所述磁屏蔽单元的超导层的超导临界温度互不相同。本发明提升了磁屏蔽的效果，确保能够在低温甚至于超低温环境下的使用，具有良好的导热性。
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公开(公告)号：CN115496220B
公开(公告)日：2023-03-24
申请号：CN202211442493.5
申请日：2022-11-18
Applicant: 材料科学姑苏实验室
IPC: G06N10/40
Abstract: 本发明公开了一种量子比特芯片封装结构。该封装结构包括：上层读取控制芯片、下层读取控制芯片和中间量子比特芯片。中间量子比特芯片的上表面设置有第一金属层，下表面设置有第二金属层；上层读取控制芯片的两侧表面分别设置有第三金属层和第五金属层，第三金属层与第五金属层通过金属通孔互连；下层读取控制芯片的一侧表面设置有第四金属层；中间量子比特芯片包括第一部分量子比特和第二部分量子比特；第一部分量子比特的垂直投影与相邻的第二部分量子比特存在预设面积的交叠区域。本发明实施例的技术方案实现了量子比特芯片在三维方向的耦合，提高了量子比特芯片的集成度，增加了量子比特间的连接数，有效提升了量子芯片的算力。
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公开(公告)号：CN118510376B
公开(公告)日：2024-12-20
申请号：CN202410962958.2
申请日：2024-07-18
Applicant: 材料科学姑苏实验室
Abstract: 本发明实施例公开了一种具有约瑟夫森结的超导芯片及制备方法，超导芯片包括衬底基板、下电极层、氧化层和上电极层；下电极层位于衬底基板的一侧表面上，下电极层包括一体连接的第一本体部和第一凸起部；氧化层位于第一凸起部远离衬底基板的一侧表面上；上电极层位于氧化层远离衬底基板的一侧表面上，上电极层包括一体连接的第二本体部和第二凸起部，且第二凸起部与氧化层在衬底基板上的正投影至少部分交叠，约瑟夫森结为第一凸起部、氧化层与第二凸起部依次层叠设置的结构。第一凸起部和第二凸起部为梯形形状，通过梯形结构设计，避免常规的窄条带结构，该超导芯片将辐射限制于约瑟夫森结中，减少微波辐射损耗，降低二能级缺陷浓度和缺陷灵敏度。
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公开(公告)号：CN118510376A
公开(公告)日：2024-08-16
申请号：CN202410962958.2
申请日：2024-07-18
Applicant: 材料科学姑苏实验室
Abstract: 本发明实施例公开了一种具有约瑟夫森结的超导芯片及制备方法，超导芯片包括衬底基板、下电极层、氧化层和上电极层；下电极层位于衬底基板的一侧表面上，下电极层包括一体连接的第一本体部和第一凸起部；氧化层位于第一凸起部远离衬底基板的一侧表面上；上电极层位于氧化层远离衬底基板的一侧表面上，上电极层包括一体连接的第二本体部和第二凸起部，且第二凸起部与氧化层在衬底基板上的正投影至少部分交叠，约瑟夫森结为第一凸起部、氧化层与第二凸起部依次层叠设置的结构。第一凸起部和第二凸起部为梯形形状，通过梯形结构设计，避免常规的窄条带结构，该超导芯片将辐射限制于约瑟夫森结中，减少微波辐射损耗，降低二能级缺陷浓度和缺陷灵敏度。
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公开(公告)号：CN115581115B
公开(公告)日：2023-03-07
申请号：CN202211366944.1
申请日：2022-11-03
Applicant: 材料科学姑苏实验室
Abstract: 本发明提供了一种指导芯片或其衬底开孔的方法、芯片组件及其应用，所述方法包括如下步骤：初始化通孔参数，通孔周期性分布于衬底或芯片之上等效为光子晶体结构，然后按照光子晶体能带理论求解能带图，从能带图中找到对应频段的禁带；判断禁带是否满足所需禁带要求，若满足，则输出初始化通孔参数，按照初始化通孔参数在芯片或其衬底上进行开孔；若不满足，改变初始化通孔参数，直至得到的禁带满足所需禁带要求；本发明所述方法具备普适性和指导意义，为超导量子芯片衬底开孔的通用方法，能够明显改变禁带区间，提升超导量子芯片的性能。
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