-
公开(公告)号：CN115620782A
公开(公告)日：2023-01-17
申请号：CN202210827090.6
申请日：2022-07-13
申请人： 意法半导体(鲁塞)公司 , 意法半导体国际有限公司
摘要： 本公开的各实施例涉及只能读取预定次数的非易失性存储器设备。一种非易失性存储器设备包括存储器平面和处理器，存储器平面包括至少一个存储器区域，至少一个存储器区域包括具有两行和N列的存储器单元阵列，每个存储器单元包括具有控制栅极和浮置栅极的状态晶体管，状态晶体管能够由被掩埋在衬底中并且包括掩埋选择栅极的竖直选择晶体管选择，每列存储器单元包括一对孪生存储器单元，对孪生存储器单元的两个选择晶体管具有公共选择栅极，处理器被配置为在该存储器区域中存储包括一连串N位的信息，使得除了该连串中的最后一位之外，连串中的当前位存储在位于同一行上和两个相邻列上的两个存储器单元中，当前位和后续位分别存储在两个孪生单元中。
-
公开(公告)号：CN116720229A
公开(公告)日：2023-09-08
申请号：CN202310205373.1
申请日：2023-03-06
申请人： 意法半导体(鲁塞)公司 , 意法半导体国际有限公司
摘要： 本公开涉及集成电路的保护。一种集成电路包括：存储器设备，其包括具有非易失性存储器单元且在读取模式中从所述存储器设备外部不可观测的存储器平面；控制器，其在所述存储器设备内部，被配置为检测所述存储器平面的存储内容，且当所述存储内容包含锁定内容时，自动锁定从所述存储器设备外部对所述存储器平面的任何访问，所述集成电路接着处于锁定状态，并且授权向所述存储器设备外部传递存储在所述存储器平面中的至少一个敏感数据。
-
公开(公告)号：CN115622704A
公开(公告)日：2023-01-17
申请号：CN202210825089.X
申请日：2022-07-13
申请人： 意法半导体(鲁塞)公司 , 意法半导体国际有限公司
摘要： 本公开的实施例涉及物理不可克隆的功能器件。在一个实施例中，集成器件包括被配置为生成初始数据组的第一物理不可克隆功能模块以及管理模块，管理模块被配置为至少根据初始数据组生成输出数据组；仅授权输出数据组在器件的第一输出接口上的D个连续传递，D为非零正整数；以及防止输出数据组的任何新生成。
-
公开(公告)号：CN110085273B
公开(公告)日：2023-08-25
申请号：CN201910073190.2
申请日：2019-01-25
申请人： 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司
摘要： 本公开的实施例涉及用于编程分裂栅极存储器单元的方法和对应的存储器器件。一种分裂栅极存储器单元包括状态晶体管和选择晶体管，状态晶体管拥有控制栅极和浮置栅极，选择晶体管拥有选择栅极。分裂栅极存储器单元通过在编程持续时间期间向控制栅极施加第一电压、向状态晶体管的漏极施加第二电压、以及向选择晶体管的选择栅极施加第三电压来被编程。第三电压在编程持续时间期间在第一值和第二值之间转换，该第二值大于第一值。
-
公开(公告)号：CN107464814B
公开(公告)日：2021-07-20
申请号：CN201611240241.9
申请日：2016-11-23
申请人： 意法半导体(鲁塞)公司
IPC分类号： H01L27/11568
摘要： 本申请涉及用于非易失性存储器的二极管阵列的制造方法及对应器件。二极管阵列包括在第一方向上按列并且在与所述第一方向正交的第二方向上按行设置的二极管矩阵层面。所述二极管包括第一导电类型的阴极区域和第二导电类型的阳极区域，所述阴极区域和阳极区域重叠并且设置在位于半导体衬底的顶部上的绝缘层上。
-
公开(公告)号：CN109698610B
公开(公告)日：2021-04-20
申请号：CN201811219636.X
申请日：2018-10-19
申请人： 意法半导体(鲁塞)公司
IPC分类号： H02M1/08
摘要： 由监测电路监测电源电压，监测电路包括带隙电压生成器核，带隙电压生成器核包括第一节点和第二节点。控制电路被连接到第一节点和第二节点，被配置为在第一输出节点上递送控制信号，当增加的电源电压低于第一阈值时，控制信号具有第一状态，并且当增加的电源电压超过第一阈值时，控制信号具有第二状态。第一阈值至少等于带隙电压。均衡电路也被连接到第一节点和第二节点，并且具有向带隙电压生成器核的反馈，在第二输出节点处生成带隙电压。控制信号操作以控制均衡电路的致动。
-
公开(公告)号：CN108122581A
公开(公告)日：2018-06-05
申请号：CN201710441604.3
申请日：2017-06-13
申请人： 意法半导体股份有限公司 , 意法半导体(鲁塞)公司
CPC分类号： G11C16/16 , G11C16/26 , G11C16/3445
摘要： 公开了用于减少存储器操作时间的方法以及非易失性存储器设备。一种用于减少非易失性存储器设备(10)中的存储器操作时间的方法，该非易失性存储器设备具有包括多个存储器单元(1)的存储器阵列(12)，该方法设想：通过应用第一偏置配置对存储器单元(1)的集合进行该存储器操作的第一执行；存储与该第一偏置配置相关联的信息；通过应用根据该存储的与该第一偏置配置相关联的信息而确定的第二偏置配置来对相同存储器单元(1)的集合执行该存储器操作的在该第一执行之后的第二执行。
-
公开(公告)号：CN104600075B
公开(公告)日：2018-03-09
申请号：CN201410598228.5
申请日：2014-10-30
申请人： 意法半导体(鲁塞)公司
IPC分类号： H01L27/11524 , H01L29/788 , H01L29/423
CPC分类号： H01L29/42328 , G11C16/0425 , G11C16/14 , H01L21/28273 , H01L21/30604 , H01L21/32051 , H01L21/32133 , H01L27/11521 , H01L27/11524 , H01L29/42336 , H01L29/66666 , H01L29/66825 , H01L29/7827 , H01L29/788 , H01L29/7881 , H01L29/7883 , H01L29/7885
摘要： 本公开涉及一种包含非自对准水平和垂直控制栅极的存储器单元，其包括在被制作于衬底中的沟槽中延伸的垂直选择栅极、在衬底上方延伸的浮置栅极、以及在浮置栅极上方延伸的水平控制栅极，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零重叠距离。主要应用于制作可由热电子注入编程的分栅式存储器单元。
-
公开(公告)号：CN107545925A
公开(公告)日：2018-01-05
申请号：CN201611201116.7
申请日：2016-12-22
申请人： 意法半导体(克洛尔2)公司 , 意法半导体(鲁塞)公司 , 意法半导体股份有限公司
摘要： 本申请涉及用于长时间常数电路级的读取电路和相应的读取方法。一种用于电荷保持电路级的读取电路，配备有：连接在第一偏置端子和浮置节点之间的存储电容器；以及连接在浮置节点和参考端子之间的放电元件，用于通过经由相应电介质的泄漏对存储在存储电容器中的电荷进行放电。读取电路还具有：运算放大器，其具有连接到浮置节点并接收读取电压的第一输入端子、接收参考电压的第二输入端子和在其上提供输出电压的输出端子，输出电压的值取决于读取电压和参考电压之间的比较并且指示存储电容器中的剩余电荷。在对用于提供输出电压的参考电压与读取电压之间进行比较之前，移位级移位浮置节点的读取电压的值。
-
公开(公告)号：CN107305779A
公开(公告)日：2017-10-31
申请号：CN201611081849.1
申请日：2016-11-30
申请人： 意法半导体股份有限公司 , 意法半导体(鲁塞)公司
摘要： 本发明的实施例涉及用于存储器设备的感测放大器。一种读取放大器电路包括具有第一输入和第二输入的核心，第一和第二输入用于在测量阶段接收来自存储器设备的第一位线和第二位线的差分信号。该电路还包括具有以交叉方式耦合的两个反相器的存储器元件。第一和第二输入分别经由两个转移电容器连接至反相器的两个电源节点。第一可控电路被配置为在测量阶段之前的初始阶段期间以及在测量阶段期间临时地使存储器元件浮置。
-
-
-
-
-
-
-
-
-
搜索结果
96 条记录 (耗时 0.053 秒)
