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公开(公告)号：CN1682369A
公开(公告)日：2005-10-12
申请号：CN03822003.2
申请日：2003-09-13
Applicant: 因芬尼昂技术股份公司
IPC: H01L21/8242 , H01L27/108 , H01L27/12
CPC classification number: H01L27/1087 , H01L21/84 , H01L27/10832 , H01L27/10867 , H01L27/1203 , H01L28/82 , H01L29/66181 , H01L29/945
Abstract: 本发明是关于一种半导体基板与一种形成于其中的半导体电路，以及关于其相关的制造方法；藉由分别具有一介电层(D)与一电容器电极(E2)的多个凹槽的形成，以于一载体基板(1)中形成内埋式电容器，且一实际半导体组件层(3)乃藉由一绝缘层(2)而与该载体基板(1)绝缘。
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公开(公告)号：CN1334964A
公开(公告)日：2002-02-06
申请号：CN99816250.7
申请日：1999-12-01
Applicant: 因芬尼昂技术股份公司
CPC classification number: H01L23/528 , H01L27/0688 , H01L2924/0002 , H01L2924/00
Abstract: 安排在半导体衬底(S)内的至少一只CMOS元件是电路装置的部件。在半导体衬底(S)上安排覆盖CMOS元件的一绝缘层(1,2)。在绝缘层(1,2)之上安排纳米电子元件。至少一导电结构安排在绝缘层(1,2)内并用于连接纳米电子元件与CMOS元件。如果提供多只纳米电子元件,则它们优先组合成纳米电路块(N),其中,纳米电路块(N)各是如此小,以致其导线(B)的RC时间不大于1纳秒。
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公开(公告)号：CN101286517B
公开(公告)日：2011-04-27
申请号：CN200810100510.0
申请日：2003-10-10
Applicant: 因芬尼昂技术股份公司
IPC: H01L27/12 , H01L27/06 , H01L27/108 , H01L27/115 , H01L21/84 , H01L21/822 , H01L21/8242 , H01L21/8247
CPC classification number: H01L29/785 , H01L21/845 , H01L27/0629 , H01L27/108 , H01L27/10805 , H01L27/10823 , H01L27/10826 , H01L27/1085 , H01L27/10873 , H01L27/10876 , H01L27/10879 , H01L27/1211 , H01L27/13 , H01L28/60 , H01L29/66795
Abstract: 本发明提供一集成电路装置(120)的详细说明以及其它细节，所述的集成电路装置包含一晶体管(122)，最好为一所谓的FinFET，以及一电容器(124)。所述的电容器(124)的底部电极于一SOI基板上与所述的晶体管(122)的一沟道区域设置在一起。所述的电路装置(120)可以简单的制造而且具有显著的电子特性。
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公开(公告)号：CN101286517A
公开(公告)日：2008-10-15
申请号：CN200810100510.0
申请日：2003-10-10
Applicant: 因芬尼昂技术股份公司
IPC: H01L27/12 , H01L27/06 , H01L27/108 , H01L27/115 , H01L21/84 , H01L21/822 , H01L21/8242 , H01L21/8247
CPC classification number: H01L29/785 , H01L21/845 , H01L27/0629 , H01L27/108 , H01L27/10805 , H01L27/10823 , H01L27/10826 , H01L27/1085 , H01L27/10873 , H01L27/10876 , H01L27/10879 , H01L27/1211 , H01L27/13 , H01L28/60 , H01L29/66795
Abstract: 本发明提供一集成电路装置(120)的详细说明以及其它细节，所述的集成电路装置包含一晶体管(122)，最好为一所谓的FinFET，以及一电容器(124)。所述的电容器(124)的底部电极于一SOI基板上与所述的晶体管(122)的一沟道区域设置在一起。所述的电路装置(120)可以简单的制造而且具有显著的电子特性。
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公开(公告)号：CN1343359A
公开(公告)日：2002-04-03
申请号：CN00804980.7
申请日：2000-01-03
Applicant: 因芬尼昂技术股份公司
IPC: G11C11/16
CPC classification number: G11C11/16
Abstract: 本发明涉及一种MRAM的写/读结构,其中在读取过程中采用了一些电阻桥,在该电阻桥内将具有已知磁化状态的存储单元同需测量的存储单元进行比较。
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Patent Agency Ranking
公开(公告)号：CN100557803C
公开(公告)日：2009-11-04
申请号：CN200380101668.5
申请日：2003-10-10
Applicant: 因芬尼昂技术股份公司
CPC classification number: H01L27/1085 , H01L21/84 , H01L27/10805 , H01L27/1203
Abstract: 本发明说明了一种集成电路装置(140)，尤其是一种含有一较佳平面式晶体管(142)与一电容器(144)的集成电路装置(140)，该电容器(144)的底部电极与该晶体管(142)的一沟道区域共同排列在一SOI基板中，该电路装置(140)易于制造且具有绝佳的电子特性。
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公开(公告)号：CN1706045A
公开(公告)日：2005-12-07
申请号：CN200380101668.5
申请日：2003-10-10
Applicant: 因芬尼昂技术股份公司
CPC classification number: H01L27/1085 , H01L21/84 , H01L27/10805 , H01L27/1203
Abstract: 本发明说明了一种集成电路装置(140)，尤其是一种含有一较佳平面式晶体管(142)与一电容器(144)的集成电路装置(140)，该电容器(144)的底部电极与该晶体管(142)的一信道区域共同排列在一SOI基板中，该电路装置(140)易于制造且具有绝佳的电子特性。
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公开(公告)号：CN1145168C
公开(公告)日：2004-04-07
申请号：CN00804980.7
申请日：2000-01-03
Applicant: 因芬尼昂技术股份公司
IPC: G11C11/16
CPC classification number: G11C11/16
Abstract: 本发明涉及一种MRAM的写/读结构，其中在读取过程中采用了一些电阻桥，在该电阻桥内将具有已知磁化状态的存储单元同需测量的存储单元进行比较。
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公开(公告)号：CN1706027A
公开(公告)日：2005-12-07
申请号：CN200380101541.3
申请日：2003-10-10
Applicant: 因芬尼昂技术股份公司
IPC: H01L21/02 , H01L27/12 , H01L21/8242 , H01L27/108
CPC classification number: H01L29/785 , H01L21/845 , H01L27/0629 , H01L27/108 , H01L27/10805 , H01L27/10823 , H01L27/10826 , H01L27/1085 , H01L27/10873 , H01L27/10876 , H01L27/10879 , H01L27/1211 , H01L27/13 , H01L28/60 , H01L29/66795
Abstract: 本案提供一集成电路装置(120)的详细说明以及其它细节，所述的集成电路装置包含一晶体管(122)，较佳者为一所谓的FinFET，以及一电容器(124)。所述的电容器(124)的底部电极于一SOI基板上与所述的晶体管(122)的一信道区域设置在一起。所述的电路装置(120)可以简单的制造而且具有显著的电子特性。
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公开(公告)号：CN1689162A
公开(公告)日：2005-10-26
申请号：CN03821241.2
申请日：2003-08-21
Applicant: 因芬尼昂技术股份公司
IPC: H01L27/115 , H01L21/8247 , H01L21/8246
CPC classification number: H01L21/28273 , G11C16/0466 , H01L21/28282 , H01L21/845 , H01L27/115 , H01L27/11521 , H01L27/11568 , H01L27/1203 , H01L29/66795 , H01L29/66825 , H01L29/66833 , H01L29/785 , H01L29/7881 , H01L29/792 , Y10S257/903 , Y10S257/904 , Y10S257/905
Abstract: 本发明是关于一种具有多个单元的半导体存储器，其中各该存储单元包含了：一第一传导性掺杂接触区域(S/D)、一第二传导性掺杂接触区域(S/D)与排列在后者间的一信道区域，该等区域是形成于由半导体材料所制成的一网状肋形物中(FIN)且于该肋形物(FIN)的纵向方向上先后依序排列；一存储层(18)，其于该肋形物的该上侧边(10)上与一绝缘层(20)间隔排列；以及至少一栅极电极(WL1)，其藉由一第二绝缘层(22)而自该一肋形物侧面隔开，并藉由一第三绝缘层(29)而自该存储层(18)隔开，其中该栅极电极(WL1)与该信道区域电性绝缘且用于控制其电传导性。
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