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公开(公告)号：CN115798550A
公开(公告)日：2023-03-14
申请号：CN202310079459.4
申请日：2023-02-08
申请人： 合肥智芯半导体有限公司 , 中国第一汽车股份有限公司
摘要： 本发明提出一种闪存烧写方法、烧写电路、闪存及设备，通过在闪存控制器中内置SRAM存储器，通过SRAM存储器缓存Flash扇区的值，以实现硬件电路自动完成对Flash阵列的烧写擦除操作。本申请有效提高Flash同地址多次烧写的效率和便利性，提高Flash的存储实用性；有效降低Flash同地址多次烧写所占用的软件开销和CPU负荷，提高MCU系统的执行效率；所增加的控制电路均为纯数字逻辑设计，硬件开销较小，易于在电路设计中实现，成本低。
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公开(公告)号：CN114168506B
公开(公告)日：2023-12-29
申请号：CN202111552404.8
申请日：2021-12-17
申请人： 合肥智芯半导体有限公司
摘要： 本发明公开了一种多通道DMA控制传输装置，包括：时间间隔配置电路、通道配置电路、次序计数器、DMA通道逻辑电路；次序计数器的输出端分别与时间间隔配置电路、通道配置电路和DMA通道逻辑电路连接，用于接收DMA通道逻辑电路输出的通道结束信号，并在通道结束信号对应的计数次序小于预设值时，输出第一控制信号，在计数次序等于预设值时，通过次序计数器的溢出端输出溢出标识；DMA通道逻辑电路，用于在第一控制信号的作用下，根据当前计数次序的时间间隔和传输通道进行DMA通道传输，并在传输结束后，输出相应的通道结束信号。该装置可降低软件和CPU对数据传输的干预程度，准确控制数据传输的时间间隔，提高数据传输效率。
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公开(公告)号：CN117215619A
公开(公告)日：2023-12-12
申请号：CN202311487796.3
申请日：2023-11-09
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
摘要： 本申请提供了一种应用程序的在线升级方法、芯片及智能设备，涉及芯片技术领域。该芯片的第一FLASH和第二FLASH中的每个FLASH均包括用于存储应用程序的代码分区和用于存储该应用程序的应用数据的数据分区。如此，使得每个FLASH既能写入应用程序，又能写入应用数据。因此，芯片的控制电路接收到针对应用程序的升级指令后，若确定该应用程序存储于第一FLASH和第二FLASH中的一个FLASH的代码分区，则能够直接将该应用程序的升级程序写入另一个FLASH的代码分区，并基于该应用程序的应用数据运行该升级程序以进行应用程序的升级。因无需额外新增一个FLASH，故降低了对应用程序进行在线升级的硬件成本。
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公开(公告)号：CN116863987B
公开(公告)日：2023-11-21
申请号：CN202311121586.2
申请日：2023-09-01
申请人： 合肥智芯半导体有限公司 , 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
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公开(公告)号：CN116107795B
公开(公告)日：2023-07-14
申请号：CN202310398950.3
申请日：2023-04-14
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
IPC分类号： G06F11/07
摘要： 本发明公开了一种报错电路及芯片设备，电路包括：错误接口逻辑单元，用于根据接收到的N个功能安全逻辑单元发送的N个错误信息，生成先进先出FIFO写使能信号、待写入数据和N个错误状态；FIFO存储逻辑单元，FIFO存储逻辑单元包括FIFO寄存器，FIFO存储逻辑单元用于根据FIFO写使能信号将待写入数据存储至FIFO寄存器；错误计数逻辑单元，用于根据N个错误状态分别对各功能安全逻辑单元的错误信息进行计数，并在有计数值达到相应的中断预设值时，输出状态标志至控制逻辑单元以进行错误处理，以及从FIFO寄存器中读取FIFO读使能信号，以将计数值清零。由此，该电路，能够增加FIFO寄存器空间利用率，自主定义每个错误产生中断时的错误次数。
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公开(公告)号：CN115840499B
公开(公告)日：2023-05-26
申请号：CN202310117226.9
申请日：2023-02-15
申请人： 天津智芯半导体科技有限公司 , 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 合肥智芯半导体有限公司
IPC分类号： G06F1/324 , G06F1/3234 , G06F1/3293 , G06F1/3296 , G06F1/12
摘要： 本发明公开了一种电源管理系统和芯片设备，系统包括：中央处理器、电源管理单元、系统时钟和稳定器；系统时钟与中央处理器、电源管理单元连接，以给中央处理器、电源管理单元提供时钟信号；电源管理单元与中央处理器、稳定器连接，用于在接收到中央处理器发送的睡眠模式请求后，输出第一时钟模式选择信号至系统时钟，以使系统时钟进入低频低功耗模式，并输出第一电位选择信号至稳定器，以使稳定器进行降压调整，以及在降压完成后输出第一组合时钟使能信号至系统时钟，以关闭系统时钟。该系统在睡眠模式下，可进一步调整稳定器的电压来降低功耗，且可通过硬件控制默认的系统启动时钟，不需要额外的低频时钟实现数字控制，硬件占用面积小，成本低。
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公开(公告)号：CN115050410B
公开(公告)日：2022-11-04
申请号：CN202210984723.4
申请日：2022-08-17
申请人： 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司
摘要： 本发明公开了一种可擦除非易失性存储器的控制装置、系统以及控制芯片，装置包括：可擦除非易失性存储阵列，具有多个扇区；读写单元，与可擦除非易失性存储阵列连接；指令寄存器，用于接收系统总线传输的扇区刷新指令，并根据扇区刷新指令输出触发信号和相应的扇区选择信号；刷新控制单元，与读写单元、指令寄存器分别连接，用于在接收到触发信号和扇区选择信号后，取得对可擦除非易失性存储阵列的读写控制权和确定可擦除非易失性存储阵列的目标扇区，并通过读写单元对目标扇区进行刷新操作。该装置可提高可擦除非易失性存储器扇区刷新的效率和便利性，提高存储的安全性，降低扇区刷新的软件开销和CPU负荷，提高系统执行效率，且硬件成本低。
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公开(公告)号：CN117909280B
公开(公告)日：2024-06-04
申请号：CN202410307523.4
申请日：2024-03-18
申请人： 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC分类号： G06F13/42
摘要： 本发明公开了一种SPI主机逻辑电路及SPI主机，其中，SPI主机逻辑电路包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，时序控制模块被配置为响应于使能信号，控制路径延迟检测模块进行路径延迟检测；路径延迟检测模块被配置为在输出从机选择有效电平给SPI从机时，采用工作时钟进行计时，并通过数据接收模块采集到SPI从机发送的主收从发信号的有效边沿时，确定工作时钟的计时时间，其中，计时时间用于表征路径延迟检测结果；时序控制模块还被配置为根据路径延迟检测结果配置分频系数和延迟采集时间；采集信号生成模块被配置为根据分频系数和延迟采集时间生成采集信号，采集信号用于控制数据接收模块进行数据采集。
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公开(公告)号：CN117909280A
公开(公告)日：2024-04-19
申请号：CN202410307523.4
申请日：2024-03-18
申请人： 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC分类号： G06F13/42
摘要： 本发明公开了一种SPI主机逻辑电路及SPI主机，其中，SPI主机逻辑电路包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，时序控制模块被配置为响应于使能信号，控制路径延迟检测模块进行路径延迟检测；路径延迟检测模块被配置为在输出从机选择有效电平给SPI从机时，采用工作时钟进行计时，并通过数据接收模块采集到SPI从机发送的主收从发信号的有效边沿时，确定工作时钟的计时时间，其中，计时时间用于表征路径延迟检测结果；时序控制模块还被配置为根据路径延迟检测结果配置分频系数和延迟采集时间；采集信号生成模块被配置为根据分频系数和延迟采集时间生成采集信号，采集信号用于控制数据接收模块进行数据采集。
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公开(公告)号：CN116069698B
公开(公告)日：2023-10-31
申请号：CN202310226457.3
申请日：2023-03-10
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
摘要： 本发明公开了一种SPI数据传输方法和装置，用于主从设备间的数据传输，方法包括：主设备检测CS端口的电平和输出使能信号的电平；当CS端口的电平为第一电平且输出使能信号为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第一数据传输时钟，基于第一数据传输时钟通过MOSI端口与从设备进行数据传输；当CS端口的电平为第二电平时，主设备确定从设备发出传输申请，继续检测，待检测到CS端口的电平为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第二数据传输时钟，使从设备基于第二数据传输时钟通过MISO端口与主设备进行数据传输。该方法能够避免无效数据的发送或数据的丢失。
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