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公开(公告)号：CN117215619A
公开(公告)日：2023-12-12
申请号：CN202311487796.3
申请日：2023-11-09
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
摘要： 本申请提供了一种应用程序的在线升级方法、芯片及智能设备，涉及芯片技术领域。该芯片的第一FLASH和第二FLASH中的每个FLASH均包括用于存储应用程序的代码分区和用于存储该应用程序的应用数据的数据分区。如此，使得每个FLASH既能写入应用程序，又能写入应用数据。因此，芯片的控制电路接收到针对应用程序的升级指令后，若确定该应用程序存储于第一FLASH和第二FLASH中的一个FLASH的代码分区，则能够直接将该应用程序的升级程序写入另一个FLASH的代码分区，并基于该应用程序的应用数据运行该升级程序以进行应用程序的升级。因无需额外新增一个FLASH，故降低了对应用程序进行在线升级的硬件成本。
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公开(公告)号：CN116863987B
公开(公告)日：2023-11-21
申请号：CN202311121586.2
申请日：2023-09-01
申请人： 合肥智芯半导体有限公司 , 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
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公开(公告)号：CN116107795B
公开(公告)日：2023-07-14
申请号：CN202310398950.3
申请日：2023-04-14
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
IPC分类号： G06F11/07
摘要： 本发明公开了一种报错电路及芯片设备，电路包括：错误接口逻辑单元，用于根据接收到的N个功能安全逻辑单元发送的N个错误信息，生成先进先出FIFO写使能信号、待写入数据和N个错误状态；FIFO存储逻辑单元，FIFO存储逻辑单元包括FIFO寄存器，FIFO存储逻辑单元用于根据FIFO写使能信号将待写入数据存储至FIFO寄存器；错误计数逻辑单元，用于根据N个错误状态分别对各功能安全逻辑单元的错误信息进行计数，并在有计数值达到相应的中断预设值时，输出状态标志至控制逻辑单元以进行错误处理，以及从FIFO寄存器中读取FIFO读使能信号，以将计数值清零。由此，该电路，能够增加FIFO寄存器空间利用率，自主定义每个错误产生中断时的错误次数。
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公开(公告)号：CN115840499B
公开(公告)日：2023-05-26
申请号：CN202310117226.9
申请日：2023-02-15
申请人： 天津智芯半导体科技有限公司 , 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 合肥智芯半导体有限公司
IPC分类号： G06F1/324 , G06F1/3234 , G06F1/3293 , G06F1/3296 , G06F1/12
摘要： 本发明公开了一种电源管理系统和芯片设备，系统包括：中央处理器、电源管理单元、系统时钟和稳定器；系统时钟与中央处理器、电源管理单元连接，以给中央处理器、电源管理单元提供时钟信号；电源管理单元与中央处理器、稳定器连接，用于在接收到中央处理器发送的睡眠模式请求后，输出第一时钟模式选择信号至系统时钟，以使系统时钟进入低频低功耗模式，并输出第一电位选择信号至稳定器，以使稳定器进行降压调整，以及在降压完成后输出第一组合时钟使能信号至系统时钟，以关闭系统时钟。该系统在睡眠模式下，可进一步调整稳定器的电压来降低功耗，且可通过硬件控制默认的系统启动时钟，不需要额外的低频时钟实现数字控制，硬件占用面积小，成本低。
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公开(公告)号：CN117909280B
公开(公告)日：2024-06-04
申请号：CN202410307523.4
申请日：2024-03-18
申请人： 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC分类号： G06F13/42
摘要： 本发明公开了一种SPI主机逻辑电路及SPI主机，其中，SPI主机逻辑电路包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，时序控制模块被配置为响应于使能信号，控制路径延迟检测模块进行路径延迟检测；路径延迟检测模块被配置为在输出从机选择有效电平给SPI从机时，采用工作时钟进行计时，并通过数据接收模块采集到SPI从机发送的主收从发信号的有效边沿时，确定工作时钟的计时时间，其中，计时时间用于表征路径延迟检测结果；时序控制模块还被配置为根据路径延迟检测结果配置分频系数和延迟采集时间；采集信号生成模块被配置为根据分频系数和延迟采集时间生成采集信号，采集信号用于控制数据接收模块进行数据采集。
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公开(公告)号：CN117909280A
公开(公告)日：2024-04-19
申请号：CN202410307523.4
申请日：2024-03-18
申请人： 苏州萨沙迈半导体有限公司 , 合肥智芯半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
IPC分类号： G06F13/42
摘要： 本发明公开了一种SPI主机逻辑电路及SPI主机，其中，SPI主机逻辑电路包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，时序控制模块被配置为响应于使能信号，控制路径延迟检测模块进行路径延迟检测；路径延迟检测模块被配置为在输出从机选择有效电平给SPI从机时，采用工作时钟进行计时，并通过数据接收模块采集到SPI从机发送的主收从发信号的有效边沿时，确定工作时钟的计时时间，其中，计时时间用于表征路径延迟检测结果；时序控制模块还被配置为根据路径延迟检测结果配置分频系数和延迟采集时间；采集信号生成模块被配置为根据分频系数和延迟采集时间生成采集信号，采集信号用于控制数据接收模块进行数据采集。
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公开(公告)号：CN116069698B
公开(公告)日：2023-10-31
申请号：CN202310226457.3
申请日：2023-03-10
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
摘要： 本发明公开了一种SPI数据传输方法和装置，用于主从设备间的数据传输，方法包括：主设备检测CS端口的电平和输出使能信号的电平；当CS端口的电平为第一电平且输出使能信号为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第一数据传输时钟，基于第一数据传输时钟通过MOSI端口与从设备进行数据传输；当CS端口的电平为第二电平时，主设备确定从设备发出传输申请，继续检测，待检测到CS端口的电平为第一电平时，主设备将CS端口的电平由第一电平变为第二电平，并生成第二数据传输时钟，使从设备基于第二数据传输时钟通过MISO端口与主设备进行数据传输。该方法能够避免无效数据的发送或数据的丢失。
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公开(公告)号：CN116526823B
公开(公告)日：2023-09-29
申请号：CN202310805452.6
申请日：2023-07-03
申请人： 合肥智芯半导体有限公司 , 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司
摘要： 本发明公开了一种可灵活配置的自适应死区时间插入装置和芯片设备，可灵活配置的自适应死区时间插入装置包括：驱动控制电路，用于根据接收到的PWM输入信号生成第一高边驱动信号、第一低边驱动信号、死区插入开始信号、高边关断信号和低边关断信号；死区插入电路，与驱动控制电路连接；可灵活配置的自适应死区控制电路，分别与驱动控制电路、死区插入电路和电平转换电路连接。本发明实施例的可灵活配置的自适应死区时间插入装置的死区时间插入过程由闭环电路完成，无需任何软件参与，能够提高工作效率和节约软件资源。
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公开(公告)号：CN115840725B
公开(公告)日：2023-05-26
申请号：CN202310105300.5
申请日：2023-02-13
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
摘要： 本发明公开了一种具有自检功能的端对端通讯电路和芯片设备，所述电路包括寄存器、发送端、传输门和接收端，寄存器分别与发送端、传输门和接收端连接，传输门分别与发送端和接收端连接，其中，寄存器，用于在接收到外部设备发送的自检使能信号时，向传输门发送自检回环使能信号，以开启传输门，并向发送端发送数据使能信号；发送端，用于根据数据使能信号生成一个或多个发送数据帧，并将发送数据帧经传输门逐个传输至接收端；接收端，用于在每接收到一个发送数据帧时，检验发送数据帧的准确性，并将检验结果传输至寄存器。该电路利用硬件实现端对端的高功能安全性通信，CPU占用率低，可实现成本低。
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公开(公告)号：CN116107795A
公开(公告)日：2023-05-12
申请号：CN202310398950.3
申请日：2023-04-14
申请人： 苏州萨沙迈半导体有限公司 , 上海萨沙迈半导体有限公司 , 天津智芯半导体科技有限公司 , 合肥智芯半导体有限公司
IPC分类号： G06F11/07
摘要： 本发明公开了一种报错电路及芯片设备，电路包括：错误接口逻辑单元，用于根据接收到的N个功能安全逻辑单元发送的N个错误信息，生成先进先出FIFO写使能信号、待写入数据和N个错误状态；FIFO存储逻辑单元，FIFO存储逻辑单元包括FIFO寄存器，FIFO存储逻辑单元用于根据FIFO写使能信号将待写入数据存储至FIFO寄存器；错误计数逻辑单元，用于根据N个错误状态分别对各功能安全逻辑单元的错误信息进行计数，并在有计数值达到相应的中断预设值时，输出状态标志至控制逻辑单元以进行错误处理，以及从FIFO寄存器中读取FIFO读使能信号，以将计数值清零。由此，该电路，能够增加FIFO寄存器空间利用率，自主定义每个错误产生中断时的错误次数。
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