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公开(公告)号：CN117855254B
公开(公告)日：2024-05-28
申请号：CN202410263407.7
申请日：2024-03-08
申请人： 合肥晶合集成电路股份有限公司
IPC分类号： H01L29/06 , H01L29/08 , H01L29/423 , H01L29/78 , H01L21/336
摘要： 本发明公开了一种半导体器件及其制作方法，属于半导体技术领域。所述制作方法包括：提供一衬底，包括第一区域和第二区域；在衬底上形成多个伪栅极，伪栅极上设置硬掩膜层；在第二区域上形成应力区后，第二区域上的硬掩膜层的厚度小于第一区域上的硬掩膜层的厚度；在衬底、硬掩膜层和伪栅极的侧壁上形成第一停止层和第一介电层；减薄并刻蚀第一介电层后，第一介电层的表面低于或平齐于伪栅极的表面；在第一介电层和第一停止层上形成第二停止层和第二介电层；以衬底上的第二停止层为停止层，进行研磨，直至伪栅极与两侧的第二停止层齐平；去除伪栅极，形成金属栅极。通过本发明提供的半导体器件及其制作方法，能够提高半导体器件的性能。
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公开(公告)号：CN115775766B
公开(公告)日：2023-05-05
申请号：CN202310050829.1
申请日：2023-02-02
申请人： 合肥晶合集成电路股份有限公司
IPC分类号： H01L21/762 , H01L21/308 , H01L27/146
摘要： 本发明提供了一种浅沟槽隔离结构的形成方法及半导体器件的形成方法，提供一衬底，衬底上包括第一区域和第二区域，衬底上依次形成有第一介质层、第一硬掩膜层和第二硬掩膜层，第一硬掩膜层和所述第二硬掩膜层的材料不同；以所述第二硬掩膜层为掩膜，通过刻蚀在所述第一区域形成第一开口，在第一开口内和所述第二硬掩膜层上形成保护层，以所述保护层为掩膜，在第二区域形成第二开口，第二开口贯穿所述第二硬掩膜层和所述第一硬掩膜层，第二开口的深度小于所述第一开口的深度；去除所述第二硬掩膜层；以所述第一硬掩膜层为掩膜，刻蚀所述第一开口下方的衬底形成第一沟槽，同时刻蚀所述第二开口下方的衬底形成第二沟槽，形成较平坦的晶圆表面。
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公开(公告)号：CN116442112B
公开(公告)日：2023-10-03
申请号：CN202310714526.5
申请日：2023-06-16
申请人： 合肥晶合集成电路股份有限公司
IPC分类号： B24B37/005 , B24B37/04
摘要： 本申请涉及一种晶圆研磨的控制方法、系统、装置、计算机设备、存储介质和计算机程序产品。晶圆研磨的控制方法包括：预先存储多个待研磨晶圆的制程工艺条件、晶圆参数以及目标研磨参数三者之间的映射关系；获取各待研磨晶圆的制程工艺条件和晶圆参数；根据各待研磨晶圆的制程工艺条件、晶圆参数和映射关系确定各待研磨晶圆的目标研磨参数，从而能够指示机台根据各待研磨晶圆的目标研磨参数不间断地分别对应对各待研磨晶圆进行研磨，从而能够节约工艺流程，提高生产效率。
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公开(公告)号：CN115775766A
公开(公告)日：2023-03-10
申请号：CN202310050829.1
申请日：2023-02-02
申请人： 合肥晶合集成电路股份有限公司
IPC分类号： H01L21/762 , H01L21/308 , H01L27/146
摘要： 本发明提供了一种浅沟槽隔离结构的形成方法及半导体器件的形成方法，提供一衬底，衬底上包括第一区域和第二区域，衬底上依次形成有第一介质层、第一硬掩膜层和第二硬掩膜层，第一硬掩膜层和所述第二硬掩膜层的材料不同；以所述第二硬掩膜层为掩膜，通过刻蚀在所述第一区域形成第一开口，在第一开口内和所述第二硬掩膜层上形成保护层，以所述保护层为掩膜，在第二区域形成第二开口，第二开口贯穿所述第二硬掩膜层和所述第一硬掩膜层，第二开口的深度小于所述第一开口的深度；去除所述第二硬掩膜层；以所述第一硬掩膜层为掩膜，刻蚀所述第一开口下方的衬底形成第一沟槽，同时刻蚀所述第二开口下方的衬底形成第二沟槽，形成较平坦的晶圆表面。
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公开(公告)号：CN118099162A
公开(公告)日：2024-05-28
申请号：CN202410471758.7
申请日：2024-04-19
申请人： 合肥晶合集成电路股份有限公司
IPC分类号： H01L27/06 , H01L23/48 , H01L21/822 , H01L21/768
摘要： 本发明公开了一种半导体器件及其制作方法，属于半导体技术领域。所述半导体器件包括：衬底，衬底包括器件区和非器件区，且非器件区的衬底的表面低于器件区的衬底表面；金属栅极，设置在器件区上；电阻结构，设置在非器件区上，且电阻结构的高度与金属栅极的高度齐平，电阻结构包括多晶硅分部和金属分部，金属分部设置在多晶硅分部上，且金属分部与金属栅极同步获得；介质层，设置在衬底上，且覆盖金属栅极和电阻结构；以及栓塞结构，设置在介质层内，且至少设置在金属栅极和电阻结构上。通过本发明提供的一种半导体器件及其制作方法，提高半导体器件的工艺整合度，并提高半导体器件的性能。
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公开(公告)号：CN118099162B
公开(公告)日：2024-07-12
申请号：CN202410471758.7
申请日：2024-04-19
申请人： 合肥晶合集成电路股份有限公司
IPC分类号： H01L27/06 , H01L23/48 , H01L21/822 , H01L21/768
摘要： 本发明公开了一种半导体器件及其制作方法，属于半导体技术领域。所述半导体器件包括：衬底，衬底包括器件区和非器件区，且非器件区的衬底的表面低于器件区的衬底表面；金属栅极，设置在器件区上；电阻结构，设置在非器件区上，且电阻结构的高度与金属栅极的高度齐平，电阻结构包括多晶硅分部和金属分部，金属分部设置在多晶硅分部上，且金属分部与金属栅极同步获得；介质层，设置在衬底上，且覆盖金属栅极和电阻结构；以及栓塞结构，设置在介质层内，且至少设置在金属栅极和电阻结构上。通过本发明提供的一种半导体器件及其制作方法，提高半导体器件的工艺整合度，并提高半导体器件的性能。
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公开(公告)号：CN116442112A
公开(公告)日：2023-07-18
申请号：CN202310714526.5
申请日：2023-06-16
申请人： 合肥晶合集成电路股份有限公司
IPC分类号： B24B37/005 , B24B37/04
摘要： 本申请涉及一种晶圆研磨的控制方法、系统、装置、计算机设备、存储介质和计算机程序产品。晶圆研磨的控制方法包括：预先存储多个待研磨晶圆的制程工艺条件、晶圆参数以及目标研磨参数三者之间的映射关系；获取各待研磨晶圆的制程工艺条件和晶圆参数；根据各待研磨晶圆的制程工艺条件、晶圆参数和映射关系确定各待研磨晶圆的目标研磨参数，从而能够指示机台根据各待研磨晶圆的目标研磨参数不间断地分别对应对各待研磨晶圆进行研磨，从而能够节约工艺流程，提高生产效率。
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公开(公告)号：CN117855254A
公开(公告)日：2024-04-09
申请号：CN202410263407.7
申请日：2024-03-08
申请人： 合肥晶合集成电路股份有限公司
IPC分类号： H01L29/06 , H01L29/08 , H01L29/423 , H01L29/78 , H01L21/336
摘要： 本发明公开了一种半导体器件及其制作方法，属于半导体技术领域。所述制作方法包括：提供一衬底，包括第一区域和第二区域；在衬底上形成多个伪栅极，伪栅极上设置硬掩膜层；在第二区域上形成应力区后，第二区域上的硬掩膜层的厚度小于第一区域上的硬掩膜层的厚度；在衬底、硬掩膜层和伪栅极的侧壁上形成第一停止层和第一介电层；减薄并刻蚀第一介电层后，第一介电层的表面低于或平齐于伪栅极的表面；在第一介电层和第一停止层上形成第二停止层和第二介电层；以衬底上的第二停止层为停止层，进行研磨，直至伪栅极与两侧的第二停止层齐平；去除伪栅极，形成金属栅极。通过本发明提供的半导体器件及其制作方法，能够提高半导体器件的性能。
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