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公开(公告)号：CN1259711C
公开(公告)日：2006-06-14
申请号：CN03138627.X
申请日：2003-05-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/768 , H01L21/66
CPC classification number: G06F17/5036
Abstract: 一种评估内连线结构中的金属片电阻的方法，包含下列步骤：首先，选择一既定制程技术等级；接着设计一测试内连线布局，其中包含至少一内连线层，且每内连线层布局中包含一系列线宽与一系列线距的交叉汇编；以该既定制程技术等级制作该测试内连线布局，完成后量测该各内连线布局层中，系列线宽与系列线距交叉汇编的阻值。最后，根据各层的系列线宽与系列线距的交叉汇编与其对应的阻值仿真一分布模型。
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公开(公告)号：CN112307702B
公开(公告)日：2024-09-13
申请号：CN202010757158.9
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/36
Abstract: 电子设计流程从原理图为模拟回路生成电子架构设计布局。电子设计流程将原理图的模拟电路分配给模拟电路的各种类别。电子设计流程将与模拟电路的这些类别对应的各种模拟标准单元布局到分配给模拟电路的模拟布局位点中。这些模拟标准单元具有均匀的单元高度，这允许这些模拟标准单元可以容易地连接或合并到数字标准单元，这减小了电子架构设计布局的面积。与非均匀的模拟标准单元相比，这些模拟标准单元之间的高度均匀性额外提供了更可靠的良率。本发明的实施例还涉及开发电子架构设计布局的系统、方法和计算机可读介质。
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Patent Agency Ranking
公开(公告)号：CN112307702A
公开(公告)日：2021-02-02
申请号：CN202010757158.9
申请日：2020-07-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/36
Abstract: 电子设计流程从原理图为模拟回路生成电子架构设计布局。电子设计流程将原理图的模拟电路分配给模拟电路的各种类别。电子设计流程将与模拟电路的这些类别对应的各种模拟标准单元布局到分配给模拟电路的模拟布局位点中。这些模拟标准单元具有均匀的单元高度，这允许这些模拟标准单元可以容易地连接或合并到数字标准单元，这减小了电子架构设计布局的面积。与非均匀的模拟标准单元相比，这些模拟标准单元之间的高度均匀性额外提供了更可靠的良率。本发明的实施例还涉及开发电子架构设计布局的系统、方法和计算机可读介质。
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公开(公告)号：CN119514466A
公开(公告)日：2025-02-25
申请号：CN202411401916.8
申请日：2024-10-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , G06F30/32
Abstract: 本发明提供一种包括用于执行方法的计算机可执行指令的计算机可读媒体。此方法包括：产生包括多个构件的集成电路的示意图，每个构件与一种格式相关联，该格式指示表示相应电路功能的匹配组；将第一装置阵列布局和第二装置阵列布局合并，以形成第三装置阵列布局，第一装置阵列布局对应于共享第一符合群组的构件的第一子集，第二装置阵列布局对应于共享第二匹配组的构件的第二子集，响应于检测到第一装置阵列布局和第二装置阵列布局共享相同的单元类型；形成包围第三装置阵列布局的第一层；在第一层周围插入虚设图案；并进一步插入围绕虚设图案的保护环。
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公开(公告)号：CN1482670A
公开(公告)日：2004-03-17
申请号：CN03138627.X
申请日：2003-05-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/82 , H01L21/768 , H01L21/66
CPC classification number: G06F17/5036
Abstract: 一种评估内连线结构中的金属片电阻的方法，包含下列步骤：首先，选择一既定制程技术等级；接着设计一测试内连线布局，其中包含至少一内连线层，且每内连线层布局中包含一系列线宽与一系列线距的交叉汇编；以该既定制程技术等级制作该测试内连线布局，完成后量测该各内连线布局层中，系列线宽与系列线距交叉汇编的阻值。最后，根据各层的系列线宽与系列线距的交叉汇编与其对应的阻值仿真一分布模型。
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公开(公告)号：CN221509560U
公开(公告)日：2024-08-09
申请号：CN202323328921.4
申请日：2023-12-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本实用新型的各种实施例是关于一种装置，所述装置包括在反馈回路中串联连接的延迟胞元以提供环形振荡器。环形振荡器中的延迟胞元中的至少一者为堆叠栅延迟胞元，堆叠栅延迟胞元包括两个或更多个PMOS晶体管以及两个或更多个NMOS晶体管，PMOS晶体管具有彼此串联连接的第一漏极/源极路径且具有彼此连接的第一栅极，NMOS晶体管具有彼此串联连接且串联连接至第一漏极/源极路径的第二漏极/源极路径，且具有彼此连接且连接至第一栅极的第二栅极。
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公开(公告)号：CN218788760U
公开(公告)日：2023-04-04
申请号：CN202222685436.1
申请日：2022-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
Abstract: 本实用新型实施例涉及用于薄氧化物技术的半导体元件。本文提供了一种包含反相器电路、磁滞控制电路和高侧输入电平移位器的元件。反相器电路具有输出并包含至少两个串联连接的P型沟道金属氧化物半导体(PMOS)晶体管，在所述输出处串联到至少两个串联连接的N型沟道金属氧化物半导体(NMOS)晶体管。磁滞控制电路耦合输出以提供反馈信号给至少两个串联连接的PMOS晶体管和至少两个串联连接的NMOS晶体管。高侧输入电平移位器连接到至少两个PMOS晶体管的栅极，并经布置以将输入信号的低电平偏移到较高电平，并将较高电平提供给至少两个PMOS的栅极中的一或多个晶体管。
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