公开(公告)号：CN113140672A

公开(公告)日：2021-07-20

申请号：CN202110054250.3

申请日：2021-01-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭泰彦 ,  魏惠娴 ,  林函廷 ,  杨心怡 ,  陈玉树 ,  张安胜 ,  傅强 ,  王辰戎

IPC: H01L43/12 ,  H01L43/08 ,  H01L27/22

Abstract: 本公开涉及半导体器件及方法。在一个实施例中，一种方法包括：在半导体衬底上方形成第一金属间电介质(IMD)层；在第一IMD层上方形成底部电极层；在底部电极层上方形成磁性隧道结(MTJ)薄膜堆叠；在MTJ薄膜堆叠上方形成第一顶部电极层；形成覆盖第一顶部电极层的第一区域的保护掩模，第一顶部电极层的第二区域未被保护掩模覆盖；在保护掩模和第一顶部电极层上方形成第二顶部电极层；以及利用离子束蚀刻(IBE)工艺对第二顶部电极层、第一顶部电极层、MTJ薄膜堆叠、底部电极层和第一IMD层进行图案化以形成MRAM单元，其中，保护掩模在IBE工艺期间被蚀刻。

公开(公告)号：CN110970553A

公开(公告)日：2020-04-07

申请号：CN201910897145.9

申请日：2019-09-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭泰彦 ,  杨心怡 ,  王辰戎 ,  陈玉树 ,  黃建中 ,  林函廷 ,  谢志宏 ,  丁致远

IPC: H01L43/12 ,  H01L43/08 ,  H01L43/02 ,  H01L27/22

Abstract: 本公开涉及集成电路和形成集成电路的方法。一种形成集成电路的方法，包括：形成磁性隧道结(MTJ)堆叠层；在MTJ堆叠层上方沉积导电蚀刻停止层；在导电蚀刻停止层上方沉积导电硬掩模；以及图案化导电硬掩模以形成蚀刻掩模。图案化被导电蚀刻停止层停止。方法还包括：使用蚀刻掩模来蚀刻导电蚀刻停止层以定义图案；以及蚀刻MTJ堆叠层以形成MTJ堆叠。

公开(公告)号：CN111106236A

公开(公告)日：2020-05-05

申请号：CN201910700730.5

申请日：2019-07-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭泰彥 ,  陈玉树 ,  杨心怡 ,  王辰戎 ,  黄建中 ,  林函廷 ,  谢志宏 ,  傅强

IPC: H01L43/12 ,  H01L43/08 ,  H01L43/02

Abstract: 本公开涉及用于形成半导体的方法以及半导体器件。一种方法包括形成磁隧道结(MTJ)堆叠层，其包括：沉积底部电极层；在底部电极层之上沉积底部磁电极层；在底部磁电极层之上沉积隧道阻挡层；在隧道阻挡层之上沉积顶部磁电极层；以及在顶部磁电极层之上沉积顶部电极层。该方法还包括对MTJ堆叠层进行图案化以形成MTJ；以及在MTJ的侧壁上执行钝化工艺以形成保护层。钝化工艺包括使MTJ的侧壁表面部分与工艺气体反应，所述工艺气体包括选自由氧、氮、碳及其组合组成的组的元素。

公开(公告)号：CN113140672B

公开(公告)日：2024-11-12

申请号：CN202110054250.3

申请日：2021-01-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭泰彦 ,  魏惠娴 ,  林函廷 ,  杨心怡 ,  陈玉树 ,  张安胜 ,  傅强 ,  王辰戎

IPC: H10N50/01 ,  H10N50/10 ,  H10N59/00

Abstract: 本公开涉及半导体器件及方法。在一个实施例中，一种方法包括：在半导体衬底上方形成第一金属间电介质(IMD)层；在第一IMD层上方形成底部电极层；在底部电极层上方形成磁性隧道结(MTJ)薄膜堆叠；在MTJ薄膜堆叠上方形成第一顶部电极层；形成覆盖第一顶部电极层的第一区域的保护掩模，第一顶部电极层的第二区域未被保护掩模覆盖；在保护掩模和第一顶部电极层上方形成第二顶部电极层；以及利用离子束蚀刻(IBE)工艺对第二顶部电极层、第一顶部电极层、MTJ薄膜堆叠、底部电极层和第一IMD层进行图案化以形成MRAM单元，其中，保护掩模在IBE工艺期间被蚀刻。

公开(公告)号：CN111106236B

公开(公告)日：2023-11-10

申请号：CN201910700730.5

申请日：2019-07-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭泰彥 ,  陈玉树 ,  杨心怡 ,  王辰戎 ,  黄建中 ,  林函廷 ,  谢志宏 ,  傅强

IPC: H10N50/01 ,  H10N50/10 ,  H10N50/80

Abstract: 本公开涉及用于形成半导体的方法以及半导体器件。一种方法包括形成磁隧道结(MTJ)堆叠层，其包括：沉积底部电极层；在底部电极层之上沉积底部磁电极层；在底部磁电极层之上沉积隧道阻挡层；在隧道阻挡层之上沉积顶部磁电极层；以及在顶部磁电极层之上沉积顶部电极层。该方法还包括对MTJ堆叠层进行图案化以形成MTJ；以及在MTJ的侧壁上执行钝化工艺以形成保护层。钝化工艺包括使MTJ的侧壁表面部分与工艺气体反应，所述工艺气体包括选自由氧、氮、碳及其组合组成的组的元素。

公开(公告)号：CN110970553B

公开(公告)日：2023-04-28

申请号：CN201910897145.9

申请日：2019-09-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭泰彦 ,  杨心怡 ,  王辰戎 ,  陈玉树 ,  黃建中 ,  林函廷 ,  谢志宏 ,  丁致远

IPC: H10N50/01 ,  H10N50/10 ,  H10N50/80 ,  H10B61/00

Abstract: 本公开涉及集成电路和形成集成电路的方法。一种形成集成电路的方法，包括：形成磁性隧道结(MTJ)堆叠层；在MTJ堆叠层上方沉积导电蚀刻停止层；在导电蚀刻停止层上方沉积导电硬掩模；以及图案化导电硬掩模以形成蚀刻掩模。图案化被导电蚀刻停止层停止。方法还包括：使用蚀刻掩模来蚀刻导电蚀刻停止层以定义图案；以及蚀刻MTJ堆叠层以形成MTJ堆叠。