公开(公告)号：CN107452712B

公开(公告)日：2021-07-27

申请号：CN201710352118.4

申请日：2017-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡永智 ,  许玮哲 ,  杨欲忠 ,  亚历山大·克尔尼斯基

IPC: H01L23/532 ,  H01L21/768

Abstract: 本发明实施例揭示一种半导体结构，其包含：衬底；栅极结构，其经安置于所述衬底上方；介电材料，其经安置于所述衬底和所述栅极结构上方；导电结构，其在所述介电材料内延伸；和空隙，其在所述介电材料内延伸且经安置于所述栅极结构上方。本发明实施例揭示的半导体结构，其性能能够得到有效的改良。

公开(公告)号：CN106816369A

公开(公告)日：2017-06-09

申请号：CN201611094963.8

申请日：2016-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 亚历山大·克尔尼斯基 ,  郑光茗

IPC: H01L21/28 ,  H01L29/423

CPC classification number: H01L21/823468 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/0332 ,  H01L21/31144 ,  H01L21/823437 ,  H01L21/823864 ,  H01L27/088 ,  H01L21/28247 ,  H01L21/28008 ,  H01L29/42364

Abstract: 本发明实施例提供一种间隔件结构及其制造方法。所述方法包含下列操作。在衬底上方形成第一及第二导电结构。形成介电层，以覆盖所述第一及第二导电结构。在所述介电层上方形成硬掩模层。所述硬掩模层覆盖所述第一导电结构上方的所述介电层，且所述硬掩模层具有开口，其暴露所述第二导电结构上方的所述介电层。蚀刻所述硬掩模层所暴露的所述介电层，以减少所述介电层的厚度。移除所述硬掩模层。蚀刻所述介电层，以在所述第一导电结构的侧壁上形成第一主要间隔件以及在所述第二导电结构的侧壁上形成第二主要间隔件。所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度。

公开(公告)号：CN107452712A

公开(公告)日：2017-12-08

申请号：CN201710352118.4

申请日：2017-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡永智 ,  许玮哲 ,  杨欲忠 ,  亚历山大·克尔尼斯基

IPC: H01L23/532 ,  H01L21/768

CPC classification number: H01L21/7682 ,  H01L21/76805 ,  H01L21/76895 ,  H01L23/5222 ,  H01L23/5283 ,  H01L23/5329 ,  H01L23/53295 ,  H01L23/535

Abstract: 本发明实施例揭示一种半导体结构，其包含：衬底；栅极结构，其经安置于所述衬底上方；介电材料，其经安置于所述衬底和所述栅极结构上方；导电结构，其在所述介电材料内延伸；和空隙，其在所述介电材料内延伸且经安置于所述栅极结构上方。本发明实施例揭示的半导体结构，其性能能够得到有效的改良。

公开(公告)号：CN109755270B

公开(公告)日：2021-04-23

申请号：CN201811324752.8

申请日：2018-11-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 亚历山大·克尔尼斯基 ,  黄胜煌 ,  庄学理 ,  蔡俊佑 ,  王宏烵

IPC: H01L27/22

Abstract: 本揭露提供一种半导体结构及用于制造半导体结构的方法。所述方法包含：形成第N金属层；在所述第N金属层上方形成多个磁性隧道结MTJ，所述多个MTJ具有混合间距及混合大小的至少一者；在所述多个MTJ的各者上方形成向上凹入的顶部电极通路；及在所述多个MTJ上方形成第N+M金属层。

公开(公告)号：CN106816369B

公开(公告)日：2021-04-13

申请号：CN201611094963.8

申请日：2016-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 亚历山大·克尔尼斯基 ,  郑光茗

IPC: H01L21/28 ,  H01L29/423

Abstract: 本发明实施例提供一种间隔件结构及其制造方法。所述方法包含下列操作。在衬底上方形成第一及第二导电结构。形成介电层，以覆盖所述第一及第二导电结构。在所述介电层上方形成硬掩模层。所述硬掩模层覆盖所述第一导电结构上方的所述介电层，且所述硬掩模层具有开口，其暴露所述第二导电结构上方的所述介电层。蚀刻所述硬掩模层所暴露的所述介电层，以减少所述介电层的厚度。移除所述硬掩模层。蚀刻所述介电层，以在所述第一导电结构的侧壁上形成第一主要间隔件以及在所述第二导电结构的侧壁上形成第二主要间隔件。所述第一主要间隔件的第一宽度大于所述第二主要间隔件的第二宽度。

公开(公告)号：CN109755270A

公开(公告)日：2019-05-14

申请号：CN201811324752.8

申请日：2018-11-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 亚历山大·克尔尼斯基 ,  黄胜煌 ,  庄学理 ,  蔡俊佑 ,  王宏烵

IPC: H01L27/22

Abstract: 本揭露提供一种半导体结构及用于制造半导体结构的方法。所述方法包含：形成第N金属层；在所述第N金属层上方形成多个磁性隧道结MTJ，所述多个MTJ具有混合间距及混合大小的至少一者；在所述多个MTJ的各者上方形成向上凹入的顶部电极通路；及在所述多个MTJ上方形成第N+M金属层。