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公开(公告)号:CN116490004A
公开(公告)日:2023-07-25
申请号:CN202310395009.6
申请日:2023-04-13
Applicant: 南京邮电大学
Abstract: 本发明公开了一种新型结构的钛酸镧铁电忆阻器及其制备方法,其特征在于,包括多个相互平行且设有间隙的Pt底电极层,所述第二电极层上设有阻变层,所述阻变层为位于第二电极层上的介质层,所述介质层为40nm厚度的钛酸镧薄膜和1.37nm总厚度的银薄膜,所述介质层上设有多个相互平行且设有间隙的Ag顶电极层,所述顶电极层与底电极层之间交叉布设。本发明通过对介质层厚度的增大和Ag原子的掺杂提升了钛酸镧铁电忆阻器的开关比,极大降低了器件的功耗,使器件满足神经形态计算的功耗需求。
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公开(公告)号:CN113571636A
公开(公告)日:2021-10-29
申请号:CN202110848928.5
申请日:2021-07-27
Applicant: 南京邮电大学
IPC: H01L45/00
Abstract: 本发明公开了一种柔性忆阻器件及其制备方法,柔性忆阻器件,包括由上到下依次设置的顶电极、阻变层、底电极和衬底,阻变层为淀粉样多肽纳米纤维负载的金纳米颗粒材料层。制备步骤包括:淀粉样多肽纳米纤维负载的金纳米颗粒复合材料的制备、底电极溅射、阻变层滴铸和顶电极溅射。本发明通过在底电极之上覆盖一层淀粉样多肽纳米纤维—金纳米颗粒复合材料膜构成阻变层,使阻变层及整个忆阻器件的导电性和稳定性,在不同的电流限制情况下,开启后的阻值量级不同,具有用于存算一体架构的潜力。且本发明的制备方法简单、高效,成本低,可广泛用于工业生产。
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公开(公告)号:CN113206192A
公开(公告)日:2021-08-03
申请号:CN202110430005.8
申请日:2021-04-21
Applicant: 南京邮电大学
Abstract: 本发明公开了一种基于MXene/钡铁氧体的铁电忆阻器、阵列及其制备方法,其特征在于,包括多个相互平行且设有间隙的第二电极层,所述第二电极层上设有阻变层,所述阻变层包括设于第二电极层上的介质层和设于介质层上的MXene,所述介质层为钡铁氧体,所述介质层上设有多个相互平行且设有间隙的第一电极层,所述第一电极层与第二电极层之间交叉布设。本发明能够显著提高阻变层的开关特性和稳定性,使得基于MXene/钡铁氧体的铁电忆阻器能够更好的应用于多值存储,大大增加了铁电存储器的存储密度和应用范围。
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公开(公告)号:CN114400283A
公开(公告)日:2022-04-26
申请号:CN202111638833.7
申请日:2021-12-29
Applicant: 南京邮电大学
IPC: H01L45/00
Abstract: 本发明公开了一种基于铁电材料的忆阻器件及其制备方法和应用,通过布设底电极、阻变层、顶电极,并对其厚度、材质进行限定,能够提高阻变层及整个忆阻器件的导电性和稳定性。其中,所述阻变层为铁电材料,通过对该忆阻器件进行不同的限流测试,可得到不同阻态,使得忆阻器件阻态更稳定且可用于三值存储和三值逻辑计算。本发明提供的忆阻器件,基于忆阻器内部导通的不可预测性,该忆阻器件的导通电压较为分散,表现出良好的随机性,且导通时阻值急剧减少,便于检测,可用于发生随机数,能够应用于构造随机数发生器,其应用前景广阔。
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公开(公告)号:CN113206192B
公开(公告)日:2022-07-26
申请号:CN202110430005.8
申请日:2021-04-21
Applicant: 南京邮电大学
Abstract: 本发明公开了一种基于MXene/钡铁氧体的铁电忆阻器、阵列及其制备方法,其特征在于,包括多个相互平行且设有间隙的第二电极层,所述第二电极层上设有阻变层,所述阻变层包括设于第二电极层上的介质层和设于介质层上的MXene,所述介质层为钡铁氧体,所述介质层上设有多个相互平行且设有间隙的第一电极层,所述第一电极层与第二电极层之间交叉布设。本发明能够显著提高阻变层的开关特性和稳定性,使得基于MXene/钡铁氧体的铁电忆阻器能够更好的应用于多值存储,大大增加了铁电存储器的存储密度和应用范围。
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公开(公告)号:CN114284430A
公开(公告)日:2022-04-05
申请号:CN202111369840.1
申请日:2021-11-18
Applicant: 南京邮电大学
Abstract: 本发明提出一种基于钛酸镧的铁电忆阻器件及其制备方法,铁电忆阻器件设置在衬底上,铁电忆阻器件包括从下至上依次布设的底电极、阻变层和顶电极,所述底电极和顶电极的材质为TiN,所述阻变层的材质为La2Ti2O7;所述阻变层的底面与所述底电极的顶面相接触,所述阻变层的顶面与所述顶电极的底面相接触;所述铁电忆阻器件集成有1个区域的NJUPT字样的单一器件、2个区域的长方形单一器件、3个区域的圆形单一器件、9个3×3忆阻器阵列、3个8×8忆阻器阵列、1个12×12忆阻器阵列。
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