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公开(公告)号：CN116470869A
公开(公告)日：2023-07-21
申请号：CN202310204908.3
申请日：2023-03-03
Applicant: 北京智芯半导体科技有限公司 , 北京智芯微电子科技有限公司 , 复旦大学
IPC: H03F3/217 , G01P15/125 , H03F3/45
Abstract: 本发明涉及芯片技术领域，公开一种寄生电容的消除电路、电容式微机电系统及芯片，所述消除电路包括：第一运算放大器；反馈电容，跨接在第一运算放大器的同相输入端与输出端之间，用于将第一运算放大器的输出信号反馈至所述第一运算放大器的同相输入端；以及第一开关电容电路，跨接在所述第一运算放大器的反相输入端与输出端之间，用于执行以下操作：接收时钟控制信号；以及根据所述时钟控制信号执行以下操作：在一周期的第一时段内进行放电，以及在该周期的第二时段内进行充电，以使得所述第一运算放大器的同相输入端产生对地的负电容，由此可有效地消除大范围内的寄生电容，从而提高电容式微机电系统的输出电压的摆幅和线性。
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公开(公告)号：CN116095339A
公开(公告)日：2023-05-09
申请号：CN202310073782.0
申请日：2023-01-16
Applicant: 北京智芯微电子科技有限公司
IPC: H04N19/42 , H04N19/182 , H04N19/85 , H04N19/88 , H04L9/40
Abstract: 本申请公开一种图像传输方法、训练方法、对抗网络模型、训练装置、电子设备及非易失性计算机可读存储介质。图像传输方法包括通过编码模块对待传输图像进行编码，以得到待传输数据；通过发送端发送待传输数据到接收端；及通过解码模块对待传输数据进行解码，以还原待传输数据为接收图像。本申请实施方式的图像传输方法、训练方法、对抗网络模型、训练装置、电子设备及非易失性计算机可读存储介质，由于对抗网络模型为预先训练得到的模型，其编码过程和解码过程为对抗网络模型的相应功能，其传输过程中实际传输的是待传输数据，在无法获取实现编码、解码功能的具体代码情况下，难以对待传输数据进行破解，从而提高对待传输图像加密的安全性。
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公开(公告)号：CN114978243B
公开(公告)日：2022-12-30
申请号：CN202210531401.4
申请日：2022-05-16
Applicant: 北京智芯微电子科技有限公司 , 国家电网有限公司
Abstract: 本发明涉及通信领域，公开一种多模通信设备组网方法、通信方法及其系统、设备和芯片。所述组网方法包括：向入网节点发送关于其与待入网节点之间的可用通信模式的应答信息，该可用通信模式被划分为多个集合，每个集合中的模式彼此不兼容且不同集合中的模式兼容；及通过组网协商过程在满足预设协商结果时将基于应答信息选择的每个集合中的最优模式锁定为所述两个节点间的握手信息，以由入网节点根据握手信息上报相应路由信息，以供根节点更新组网路由信息，其中从每个集合中最多选择一个最优模式，得到多个最优模式，该多个最优模式在同一时刻被采用，本发明可确定任意相邻两层节点之间的多个相互兼容的最优模式，从而确保组网后高质量的通信性能。
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公开(公告)号：CN114978243A
公开(公告)日：2022-08-30
申请号：CN202210531401.4
申请日：2022-05-16
Applicant: 北京智芯微电子科技有限公司 , 国家电网有限公司
Abstract: 本发明涉及通信领域，公开一种多模通信设备组网方法、通信方法及其系统、设备和芯片。所述组网方法包括：向入网节点发送关于其与待入网节点之间的可用通信模式的应答信息，该可用通信模式被划分为多个集合，每个集合中的模式彼此不兼容且不同集合中的模式兼容；及通过组网协商过程在满足预设协商结果时将基于应答信息选择的每个集合中的最优模式锁定为所述两个节点间的握手信息，以由入网节点根据握手信息上报相应路由信息，以供根节点更新组网路由信息，其中从每个集合中最多选择一个最优模式，得到多个最优模式，该多个最优模式在同一时刻被采用，本发明可确定任意相邻两层节点之间的多个相互兼容的最优模式，从而确保组网后高质量的通信性能。
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公开(公告)号：CN114397531A
公开(公告)日：2022-04-26
申请号：CN202111484003.3
申请日：2021-12-07
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司
IPC: G01R31/08
Abstract: 本发明公开了一种单相接地故障区段定位方法、系统及存储介质、馈线终端，方法包括：在检测到配电线路的零序电压幅值超过预设电压阈值时，启动零序电压和零序电流录波，得到第一零序电压波形和第一零序电流波形；向周围区域广播录波指令和录波起始时刻，以使周围区域中的与馈线终端联动的暂态录波型故障指示器在接收到录波指令时，将录波起始时刻后第一预设时间段的三相电流录波波形发送给馈线终端；在启动录波后的持续时间超过预设时间限值时，根据第一零序电压波形、第一零序电流波形和接收到的所有三相电流录波波形，确定单相接地故障区段。该方法可避免环境干扰、降低配电主站通信负担，且可提高故障定位准确性。
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Patent Agency Ranking
公开(公告)号：CN119835974A
公开(公告)日：2025-04-15
申请号：CN202411740320.0
申请日：2024-11-29
Applicant: 北京智芯微电子科技有限公司
Abstract: 本发明涉及半导体领域，提供一种半导体器件及制造方法、芯片、电子设备。半导体器件包括：衬底、阱区、缓冲区、源区、漏区、介质层以及栅极，阱区、缓冲区、源区及漏区位于衬底上，源区形成于阱区的表面，漏区形成于缓冲区的表面。介质层包括高介电常数材料的第一介质层以及低介电常数材料的第二介质层，第一介质层位于阱区与缓冲区之间的衬底的表面，并延伸至阱区的表面；栅极位于第一介质层的表面，第二介质层位于缓冲区和漏区的表面。本发明利用高介电常数材料的第一介质层，在阱区与缓冲区之间的衬底内形成反型沟道，降低导通电阻；通过缓冲区提高漏端的击穿电压，通过低介电常数材料的第二介质层降低栅漏电容，同时增加栅极与漏端的耐压特性。
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公开(公告)号：CN117573318B
公开(公告)日：2024-11-08
申请号：CN202311581174.7
申请日：2023-11-24
Applicant: 北京智芯微电子科技有限公司
Abstract: 本公开提供了一种中断控制方法、处理器系统、芯片及电子设备，所述处理器系统包括：处理器内核、中断控制器、寄存器、任务栈、中断程序栈，其中：当在处理器内核运行任务过程中接收到中断请求时，处理器内核将寄存器的值压入栈指针指向的栈，保存栈指针的值，将栈指针指向中断程序栈，然后，处理器内核使用栈指针指向的栈来执行中断请求对应的中断处理流程，其中，在处理器内核运行任务时，栈指针指向任务栈，保存中断程序栈地址值；在执行完中断处理流程后，处理器内核将所述栈指针的值恢复为保存的值，保存中断程序栈地址值，从栈指针指向的栈恢复寄存器的值。
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公开(公告)号：CN118011175B
公开(公告)日：2024-06-28
申请号：CN202410420863.8
申请日：2024-04-09
Applicant: 北京智芯微电子科技有限公司 , 国网山西省电力公司电力科学研究院
IPC: G01R31/26
Abstract: 本发明提供一种晶体管器件缺陷分析方法及系统，涉及半导体器件检测领域。分析方法包括：搭建缺陷检测平台，并检测缺陷检测样品的初始瞬态电容；其中，缺陷检测样品包括在衬底上形成的多个晶体管器件，晶体管器件具有金属/氧化物/半导体层叠结构，每一晶体管器件的栅极通过梳状导电结构连接至第一引脚，缺陷检测样品的衬底连接至第二引脚；搭建电磁干扰平台，并对缺陷检测样品进行电磁干扰；检测损伤瞬态电容；基于初始瞬态电容确定初始缺陷能级和初始缺陷浓度，基于损伤瞬态电容确定损伤缺陷能级和损伤缺陷浓度；确定缺陷检测样品的电磁损伤程度。通过本发明提供的分析方法，能够探测晶体管器件的微观缺陷，准确测量晶体管器件的缺陷能级。
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公开(公告)号：CN114297114B
公开(公告)日：2024-01-23
申请号：CN202111393315.3
申请日：2021-11-23
Applicant: 北京智芯微电子科技有限公司 , 北京智芯半导体科技有限公司 , 国网信息通信产业集团有限公司
Abstract: 本发明公开了一种加密卡及其数据交互方法、装置及计算机可读存储介质，其中加密卡数据交互方法应用于加密卡中的任意密码芯片，加密卡包括多个密码芯片，每个密码芯片均通过PCIE开关芯片与其它密码芯片以及上位机进行通信，方法包括以下步骤：接收上位机发送的第一数据同步指令，第一数据同步指令包括待同步数据；根据同步密钥和待同步数据生成第一交互同步指令；将第一交互同步指令发送至其它密码芯片，以使其它密码芯片根据同步密钥对第一交互同步指令进行解密得到待同步数据。由此，可以实现加密卡中多密码芯片之间直接进行数据同步交互，从而提高加密卡的数据处理速度。
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公开(公告)号：CN116779426A
公开(公告)日：2023-09-19
申请号：CN202210732175.6
申请日：2022-06-23
Applicant: 北京智芯微电子科技有限公司 , 中关村芯海择优科技有限公司 , 中国科学院半导体研究所
IPC: H01L21/033 , H01L21/285
Abstract: 本公开提供了一种掩膜结构及制备方法、用途，该掩膜结构包括：衬底层；器件安置区，为衬底层上的通孔结构；掩膜层，掩膜层位于衬底层的上方，掩膜层内包含镂空区，镂空区位于器件安置区的上方。
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