公开(公告)号：CN117314457A

公开(公告)日：2023-12-29

申请号：CN202311047667.2

申请日：2023-08-18

Applicant: 北京智芯微电子科技有限公司

Inventor： 张章章 ,  李德建 ,  关媛 ,  巩宝良 ,  李博夫 ,  李大猛 ,  杨宝斌 ,  韩顺枫

IPC: G06Q30/018 ,  G06Q50/04 ,  H01L21/66 ,  H01L23/544 ,  H01L21/67

Abstract: 本发明实施例提供一种压焊设备追溯方法、装置、介质及芯片产品，属于芯片封测领域。所述压焊设备追溯方法包括：获取芯片产品的压焊标记特征，该压焊标记特征是相应压焊设备在压焊工序中加工形成于所述芯片产品的引线框架内部、且用于示出该压焊设备的唯一设备编号的标记；以及基于所获取的压焊标记特征，确定加工相应芯片产品的压焊设备的设备编号，以实现压焊设备追溯。本发明实施例通过在压焊工序中形成于引线框架内部的独特的压焊标记特征，无论针对框架状态还是单颗状态的质量异常芯片产品，都能快速、准确地锁定对应生产加工的压焊设备。

公开(公告)号：CN119725216A

公开(公告)日：2025-03-28

申请号：CN202510001440.7

申请日：2025-01-02

Applicant: 北京智芯微电子科技有限公司 ,  桂林电子科技大学

Inventor： 李德建 ,  李博夫 ,  韩顺枫 ,  李大猛 ,  杨宝斌 ,  巩宝良 ,  张章章 ,  杨道国 ,  蔡苗

IPC: H01L21/687 ,  G01R31/26 ,  G01R1/04 ,  H01L21/68 ,  H01L21/67 ,  H01L21/66

Abstract: 本发明提供了一种半导体封装质量无损检测装置、方法及按压夹具，涉及半导体封装检测技术领域，按压夹具包括：载板；夹具组件，包括：按压组件，包括转动连接的第一部和第二部，第一部设于载板上，第一部设有按压槽，按压槽用于放置半导体封装，第二部设有凸块，在按压组件处于关闭状态时，第二部与第一部相抵，凸块能够处于按压槽中，凸块用于对半导体封装进行限位；至少三条第一带状线，设于载板上，至少两条第一带状线用于连接扫频源，至少一条第一带状线用于接地；至少两个第一连接器，设于载板上，用于连接第一带状线和扫频源。本发明的技术方案中，按压夹具不仅符合对半导体封装进行质量检测的需求，而且能够做到无损、无焊锡残留。

公开(公告)号：CN119757191A

公开(公告)日：2025-04-04

申请号：CN202510132194.9

申请日：2025-02-06

Applicant: 北京智芯微电子科技有限公司 ,  北京工业大学

Inventor： 李博夫 ,  李德建 ,  韩顺枫 ,  李大猛 ,  杨宝斌 ,  巩宝良 ,  张章章 ,  于畅 ,  陈沛 ,  安彤 ,  秦飞

IPC: G01N19/04 ,  G01N1/28

Abstract: 本发明公开了一种基于高精度预制裂纹的单芯片BEOL层微观界面强度的测试方法，属于集成电路制造技术领域。用于测定单芯片BEOL层微观界面结合强度的试样的制备方法，包括以下步骤：将完成BEOL层工艺的晶圆进行减薄划片，得到单颗裸芯片；将制程合格BEOL层无缺陷的裸芯片切割，得到具有衬底硅片和BEOL层的裸芯片试片；将裸芯片试片的BEOL层与切割成相同尺寸的硅片通过胶水层粘附，然后在衬底硅片的底面预制裂纹，得到试样。测试方法包括：对试样进行四点弯曲试验，然后根据四点弯曲试验中的载荷位移曲线，计算分层界面的粘附能。本发明的测试方可以实现单芯片BEOL层界面结合强度的可靠、可重复测定。

公开(公告)号：CN119890210A

公开(公告)日：2025-04-25

申请号：CN202510079132.6

申请日：2025-01-17

Applicant: 北京智芯微电子科技有限公司 ,  桂林电子科技大学

Inventor： 李博夫 ,  李德建 ,  孙叶 ,  韩顺枫 ,  李大猛 ,  杨宝斌 ,  巩宝良 ,  张章章 ,  蔡苗 ,  杨道国

IPC: H01L25/16 ,  H01L23/367 ,  H01L23/373 ,  H01L23/427 ,  H01L23/31 ,  H01L23/498 ,  H01L21/60 ,  H01L21/56

Abstract: 本发明提供了系统级封装结构及其制备方法，涉及电子器件封装技术领域，旨在至少解决相关技术中存在电子器件散热效率低的问题。系统级封装结构包括上铜基板；导热铜层嵌入上铜基板上；第一芯片，设于上铜基板上；第二芯片，设于导热铜层上，且与第一芯片沿第一方向间隔设置，第二芯片在工作时的功率大于第一芯片在工作时的功率；导热铜层包括吸热段和散热段，吸热段连接第二芯片，散热段远离第二芯片设置。本发明的系统级封装结构能够有效引导过热区域的热量，确保主芯片产生的热量迅速分散至其他区域，促进温度的均匀分布。

公开(公告)号：CN119545887A

公开(公告)日：2025-02-28

申请号：CN202411474938.7

申请日：2024-10-22

Applicant: 北京智芯微电子科技有限公司 ,  国网山西省电力公司电力科学研究院

Inventor： 韩顺枫 ,  李德建 ,  李博夫 ,  李大猛 ,  杨宝斌 ,  刘洋 ,  巩宝良 ,  张章章 ,  俞华

IPC: H10D80/30 ,  H01L23/31 ,  H01L23/535 ,  H01L21/50 ,  H01L21/56 ,  H01L21/768

Abstract: 本发明涉及芯片封装技术领域，提供一种多芯片三维封装结构及封装方法。所述封装结构包括：多个模塑介质层以及多个芯片组，多个芯片组分别塑封于多个模塑介质层中，多个芯片组通过模塑介质层中的塑封通孔实现互连；相邻两个芯片组的多个芯片倒装于相邻两个模塑介质层之间的再布线层上；相邻两个芯片组中至少一个芯片组包括多个具有高速率接口和低速率接口的芯片，该芯片组的多个芯片的高速率接口通过互连桥连接，相邻两个芯片组中各芯片的低速率接口通过相邻两个模塑介质层之间的再布线层引出至塑封通孔。本发明采用互连桥并使用塑封通孔(TMV)与再布线层(RDL)相结合的封装工艺，降低了多芯片三维封装的技术难度和制造成本。