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公开(公告)号：CN106339350B
公开(公告)日：2019-01-11
申请号：CN201610711933.0
申请日：2016-08-23
Applicant: 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC: G06F15/173
Abstract: 本发明适用于计算机技术领域，提供了一种众核处理器片上访存距离优化的方法及其装置，所述方法包括如下步骤：步骤1，当存储控制器在所述众核处理器片上n*n拓扑结构的边上时，查找所述n*n拓扑结构中离所述存储控制器距离最近的顶点；步骤2，判断(n‑1)能否被3整除，若能，则增加一条连线连接所述顶点及其所在对角线((0，0)，(n‑1,n‑1))2/3的第一节点；若不能，则判断连接对应(,)的第一节点或(,)的第一节点的收益，并根据所述收益选择其中一个第一节点连接所述顶点；步骤3，将所述存储控制器与所述顶点连接。借此，本发明实现了有效减少节点和访存控制器之间的距离，从而减低众核处理器片片上网络的访存延迟。
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公开(公告)号：CN104007956A
公开(公告)日：2014-08-27
申请号：CN201310062081.3
申请日：2013-02-27
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F9/44
CPC classification number: G06F11/3466 , G06F2201/815 , G06F2201/865
Abstract: 本发明的实施例提供了一种操作系统进程识别跟踪及信息获取的方法和装置，涉及软件技术领域，能够在虚拟环境下有效地获取客户操作系统当前进程信息。该方法包括：识别客户操作系统当前进程，获取当前的寄存器现场信息；生成客户操作系统当前进程控制块字段偏移知识信息；通过当前的寄存器现场信息计算客户操作系统当前进程控制块基地址；根据客户操作系统当前进程控制块基地址和客户操作系统当前进程控制块字段偏移知识信息，利用进程信息获取函数读取客户操作系统当前进程信息。本发明应用于虚拟化环境下客户操作系统当前进程信息的获取。
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公开(公告)号：CN100414524C
公开(公告)日：2008-08-27
申请号：CN200510086446.1
申请日：2005-09-20
Applicant: 中国科学院计算技术研究所
IPC: G06F13/38
Abstract: 本发明公开了一种控制两种不同速度总线间数据传送的方法。该方法包含：传送不同方向数据用的读FIFO和写FIFO、用于从写FIFO中收集写数据的写缓冲区0和写缓冲区1、用于在另外一条总线的数据进入读FIFO前缓冲数据的读缓冲区。本发明的优点有：1)读、写FIFO的控制逻辑相对简单；2)以较小的写FIFO深度就可以在发起方总线上获得理想的效率；3)写数据在写FIFO中停留的时间短，可以尽早地在目标方总线上发起写操作；4)以流水的方式处理读数据地传送；5)通过目标方总线接口地读写缓冲区处理发起方总线和目标方总线宽度不一致地情况。本发明可应用于控制两种不同速度总线间数据传送的桥接芯片的设计中。
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公开(公告)号：CN1896972A
公开(公告)日：2007-01-17
申请号：CN200510083863.0
申请日：2005-07-14
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10
Abstract: 本发明公开了一种用于处理器中将虚拟地址转换为物理地址及读写高速缓冲存储器的方法及装置。本发明利用局部性原理，一方面将需要变换成物理地址的虚拟地址同虚拟地址历史记录相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器的随机存储器部分，减少了对翻译后援缓冲器中随机存储器的访问次数；同时如果虚拟地址进一步与虚拟地址历史记录同属于一个高速缓冲存储器行，则不访问高速缓冲存储器的随机存储器部分，而是直接对高速缓冲存储器行缓冲区进行读写操作。这样显著减少对翻译后援缓冲器和高速缓冲存储器中随机存储器的访问次数，从而同时降低了翻译后援缓冲器和高速缓冲存储器的功耗，而又不会降低处理器的性能。
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公开(公告)号：CN1202469C
公开(公告)日：2005-05-18
申请号：CN01141499.5
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F5/01
Abstract: 一种不必计算指数差而直接对阶的高速浮点加减部件，包括：两个移位器，用于移位尾数，每个移位器的输入包括两个参与运算的浮点数的指数以及其中一个尾数；指数大小比较逻辑，用于生成移位结果选择信号，输入为两个指数；两个选通器，用于输出移位后的结果，一个选通器的输入为两个移位器的输出结果，另一个选通器的输入为两个未经过移位的尾数，两个选通器的选通控制信号都是指数大小比较逻辑的输出信号。本发明不仅适用于单通路的体系结构，也适用于双通路体系结构，在双通路体系结构中可以实现只有两个基本加法步长的浮点加减，在单通路的体系结构中可以实现有三个基本加法步长的浮点加减，进一步提高了浮点加减运算速度。
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Patent Agency Ranking
公开(公告)号：CN1165000C
公开(公告)日：2004-09-01
申请号：CN01144708.7
申请日：2001-12-20
Applicant: 中国科学院计算技术研究所
IPC: G06F12/02
Abstract: 一种动态索引的微处理器高速缓存方法，包括步骤：1.索引字段的位置随程序存储访问特征的变化而动态变化；2.在多路组相联中不同的组的索引互相独立，可以不同；3.操作系统对控制寄存器赋值，以控制从内存地址形成访问高速缓存的Index和Tag的方式。通过动态调整微处理器高速缓存的组织，本发明能够适应计算机系统中各种程序不同的存储访问特征，提高整体高速缓存命中率，进而全面地提高系统运行速度。
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公开(公告)号：CN1427341A
公开(公告)日：2003-07-02
申请号：CN01144708.7
申请日：2001-12-20
Applicant: 中国科学院计算技术研究所
IPC: G06F12/02
Abstract: 一种动态索引的微处理器高速缓存方法，包括步骤：1.索引字段的位置随程序访存行为的变化而动态变化。2.在多路组相联中不同的组的索引互相独立，可以不同。3.操作系统对控制寄存器赋值，以控制从内存地址形成访问高速缓存的Index和Tag的方式。通过动态调整微处理器高速缓存的组织，本发明能够适应计算机系统中各种程序不同的访存行为，提高整体高速缓存命中率，进而全面地提高系统运行速度。
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公开(公告)号：CN114925826A
公开(公告)日：2022-08-19
申请号：CN202210553741.7
申请日：2022-05-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种用于分布式训练同步阶段的自动优化方法，所述方法包括在每个回合执行如下步骤：S1、获取在当前回合网络状态满足预设的系统要求的节点组成激活节点列表；S2、基于激活节点列表中的所有节点构建自动优化策略以从激活节点列表中选出使分布式系统效率最大的激活节点组合作为自动优化策略，并将自动优化策略对应的节点加入分布式训练。其中，所述激活节点列表包括当前回合已存在的激活节点列表以及当前回合新加入的新增激活节点列表，其中，所述当前回合新加入的新增激活节点列表是在当前回合网络状态满足系统要求的非激活节点组成的列表，所述非激活节点是指当前回合之前未加入分布式训练的节点。
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公开(公告)号：CN110941451A
公开(公告)日：2020-03-31
申请号：CN201911011823.3
申请日：2019-10-23
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明涉及一种数据流处理器指令映射方法，包括：根据数据流图，对初始指令序列进行广度优先遍历的排序，得到按照深度优先排序的最终指令序列；将该最终指令序列划分为多个指令子序列，对所有该指令子序列依次进行指令映射，生成多个子映射布局；合并所有该子映射布局为用于数据流处理器执行该初始指令序列的最终映射布局。本发明的指令映射方法处理平衡网络拥塞度、网络负载、PE间流水、负载均衡等各种因素之外，还通过划分指令子空间的方式，分组并行进行映射布局的探索，从中选择最优的结果作为最终的映射布局，这种方式保证了映射质量的同时增加了算法的并行性，提高同等映射质量下的算法运行速度。
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公开(公告)号：CN106227508A
公开(公告)日：2016-12-14
申请号：CN201610592479.1
申请日：2016-07-25
Applicant: 中国科学院计算技术研究所 , 北京中科睿芯科技有限公司
IPC: G06F9/38
CPC classification number: G06F9/3893
Abstract: 本发明提出一种无回边数据流循环方法、系统、装置、芯片，涉及数据流体系结构技术领域，该方法设置数据流的循环指令的指令格式，所述指令格式包括操作码、源操作数个数、多个目的指令的编号、总循环次数段，每个循环指令维护一个迭代计数器，初始阶段迭代计数器的值等于总循环次数段的值，循环指令每执行一次，所述迭代计数器的值减1，当所述迭代计数器的值减为0时，将所述迭代计数器的值重新置为总循环次数段的值，循环指令根据所述迭代计数器的值执行相应的逻辑。
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