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公开(公告)号：CN102136885B
公开(公告)日：2013-10-16
申请号：CN201110076521.1
申请日：2011-03-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种3GPP LTE PUSCH信道并行信道交织和加扰的实现方法和系统，所述方法包括：1)对RI信息和ACK/NACK信息进行编码；2)输入RI信息、控制和数据信息和ACK/NACK信息，并存储最后写入的RI信息所在的行编号last_row_indexRI和列编号last_column_indexRI和最后写入的ACK/NACK信息所在的行编号last_row_indexACK和列编号last_column_indexACK，根据最后写入的RI信息所在的行编号和列编号和最后写入的ACK/NACK信息所在的行编号和列编号进行信道交织的输出操作；3)对RI信息、控制和数据信息和ACK/NACK信息进行加扰。本发明处理速度快，编码方式与QAM调整方式无关，而且还节约了存储空间。
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公开(公告)号：CN1904851A
公开(公告)日：2007-01-31
申请号：CN200510088740.6
申请日：2005-07-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种单步执行在片调试功能的装置，包括：指令队列电路1、指令译码电路2、指令寄存器电路3；其特征在于，还包括判断电路4、单步执行标志寄存器电路5和调试模式标志寄存器电路6；所述的单步执行标志寄存器电路5用于指示下一条译码进入指令队列的指令是否发生单步调试例外，所述的调试模式标志寄存器电路6用于表示处理器的工作模式，所述的判断电路4用于判断指令队列电路1和指令寄存器电路3中是否存在指令执行步；指令译码电路2还结合单步执行标志、单步使能信号、调试模式标志，决定下一条译码进入指令队列的指令是否发生单步执行调试例外。
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Patent Agency Ranking
公开(公告)号：CN100390752C
公开(公告)日：2008-05-28
申请号：CN200510088740.6
申请日：2005-07-29
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种单步执行在片调试功能的装置，包括：指令队列电路1、指令译码电路2、指令寄存器电路3；其特征在于，还包括判断电路4、单步执行标志寄存器电路5和调试模式标志寄存器电路6；所述的单步执行标志寄存器电路5用于指示下一条译码进入指令队列的指令是否发生单步调试例外，所述的调试模式标志寄存器电路6用于表示处理器的工作模式，所述的判断电路4用于判断指令队列电路1和指令寄存器电路3中是否存在指令执行步；指令译码电路2还结合单步执行标志、单步使能信号、调试模式标志，决定下一条译码进入指令队列的指令是否发生单步执行调试例外。
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公开(公告)号：CN100377117C
公开(公告)日：2008-03-26
申请号：CN200510083863.0
申请日：2005-07-14
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10
Abstract: 本发明公开了一种用于处理器中将虚拟地址转换为物理地址及读写高速缓冲存储器的方法及装置。本发明利用局部性原理，一方面将需要变换成物理地址的虚拟地址同虚拟地址历史记录相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器的随机存储器部分，减少了对翻译后援缓冲器中随机存储器的访问次数；同时如果虚拟地址进一步与虚拟地址历史记录同属于一个高速缓冲存储器行，则不访问高速缓冲存储器的随机存储器部分，而是直接对高速缓冲存储器行缓冲区进行读写操作。这样显著减少对翻译后援缓冲器和高速缓冲存储器中随机存储器的访问次数，从而同时降低了翻译后援缓冲器和高速缓冲存储器的功耗，而又不会降低处理器的性能。
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公开(公告)号：CN1896972A
公开(公告)日：2007-01-17
申请号：CN200510083863.0
申请日：2005-07-14
Applicant: 中国科学院计算技术研究所
IPC: G06F12/10
Abstract: 本发明公开了一种用于处理器中将虚拟地址转换为物理地址及读写高速缓冲存储器的方法及装置。本发明利用局部性原理，一方面将需要变换成物理地址的虚拟地址同虚拟地址历史记录相比较，如果同属一个虚拟页表，则不访问翻译后援缓冲器的随机存储器部分，减少了对翻译后援缓冲器中随机存储器的访问次数；同时如果虚拟地址进一步与虚拟地址历史记录同属于一个高速缓冲存储器行，则不访问高速缓冲存储器的随机存储器部分，而是直接对高速缓冲存储器行缓冲区进行读写操作。这样显著减少对翻译后援缓冲器和高速缓冲存储器中随机存储器的访问次数，从而同时降低了翻译后援缓冲器和高速缓冲存储器的功耗，而又不会降低处理器的性能。
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公开(公告)号：CN102136885A
公开(公告)日：2011-07-27
申请号：CN201110076521.1
申请日：2011-03-29
Applicant: 中国科学院计算技术研究所
Abstract: 本发明提供一种3GPP LTE PUSCH信道并行信道交织和加扰的实现方法和系统，所述方法包括：1)对RI信息和ACK/NACK信息进行编码；2)输入RI信息、控制和数据信息和ACK/NACK信息，并存储最后写入的RI信息所在的行编号last_row_indexRI和列编号last_column_indexRI和最后写入的ACK/NACK信息所在的行编号last_row_indexACK和列编号last_column_indexACK，根据最后写入的RI信息所在的行编号和列编号和最后写入的ACK/NACK信息所在的行编号和列编号进行信道交织的输出操作；3)对RI信息、控制和数据信息和ACK/NACK信息进行加扰。本发明处理速度快，编码方式与QAM调整方式无关，而且还节约了存储空间。
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公开(公告)号：CN101986584A
公开(公告)日：2011-03-16
申请号：CN201010522379.4
申请日：2010-10-22
Applicant: 中国科学院计算技术研究所
IPC: H04L1/00
Abstract: 本发明提供一种3GPP LTE中的turbo编码信道并行解速率匹配装置，包括：输入缓存RAM，用于缓存输入数据；解重发模块，用于解交织操作之前对输入缓存RAM中发送的数据进行合并并写回输入缓存RAM；输入缓存RAM读控制器和比特分离装置，用于在输出过程中完成填充比特的恢复，并且在打孔模式下完成解打孔操作；解交织RAM写控制器，用于进行并行4个符号的写解交织RAM操作，并行写入的过程中对解交织RAM的列地址作偏移；解交织RAM读控制器，用于读取解交织RAM；解交织RAM，用于按照所述解交织RAM写控制器生成的地址来缓存所述输入缓存RAM读控制器和比特分离装置输出的数据，然后读出数据，完成解交织。
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