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公开(公告)号：CN1936873A
公开(公告)日：2007-03-28
申请号：CN200510086446.1
申请日：2005-09-20
Applicant: 中国科学院计算技术研究所
IPC: G06F13/38
Abstract: 本发明公开了一种控制两种不同速度总线间数据传送的方法。该方法包含：传送不同方向数据用的读FIFO和写FIFO、用于从写FIFO中收集写数据的写缓冲区0和写缓冲区1、用于在另外一条总线的数据进入读FIFO前缓冲数据的读缓冲区。本发明的优点有：1)读、写FIFO的控制逻辑相对简单；2)以较小的写FIFO深度就可以在发起方总线上获得理想的效率；3)写数据在写FIFO中停留的时间短，可以尽早地在目标方总线上发起写操作；4)以流水的方式处理读数据地传送；5)通过目标方总线接口地读写缓冲区处理发起方总线和目标方总线宽度不一致地情况。本发明可应用于控制两种不同速度总线间数据传送的桥接芯片的设计中。
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公开(公告)号：CN101030441A
公开(公告)日：2007-09-05
申请号：CN200610008091.9
申请日：2006-02-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种DDR和DDR2内存控制器的延时滤波电路，由与门、或门和延时单元组成，延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分。上升沿处理部分包括延时单元和与门，数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；延时单元的输入端输入数据选通信号，输出端和本级的与门的一个输入端连接；与门的另一个输入端直接与未延时的数据选通信号连接，与门的输出端与下一级的延时单元的输入端相连，在最后一个级中，与门的输出端与外部电路连接。下降沿处理部分将上升沿处理部分的与门转换为或门。本发明在完成DQS延时的同时，可以滤除DQS的毛刺，并且可以软件配置DQS延时的长度。
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公开(公告)号：CN100414524C
公开(公告)日：2008-08-27
申请号：CN200510086446.1
申请日：2005-09-20
Applicant: 中国科学院计算技术研究所
IPC: G06F13/38
Abstract: 本发明公开了一种控制两种不同速度总线间数据传送的方法。该方法包含：传送不同方向数据用的读FIFO和写FIFO、用于从写FIFO中收集写数据的写缓冲区0和写缓冲区1、用于在另外一条总线的数据进入读FIFO前缓冲数据的读缓冲区。本发明的优点有：1)读、写FIFO的控制逻辑相对简单；2)以较小的写FIFO深度就可以在发起方总线上获得理想的效率；3)写数据在写FIFO中停留的时间短，可以尽早地在目标方总线上发起写操作；4)以流水的方式处理读数据地传送；5)通过目标方总线接口地读写缓冲区处理发起方总线和目标方总线宽度不一致地情况。本发明可应用于控制两种不同速度总线间数据传送的桥接芯片的设计中。
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公开(公告)号：CN100527267C
公开(公告)日：2009-08-12
申请号：CN200610008091.9
申请日：2006-02-28
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种DDR和DDR2内存控制器的延时滤波电路，由与门、或门和延时单元组成，延时滤波电路分为数据选通信号上升沿处理部分和数据选通信号下降沿处理部分。上升沿处理部分包括延时单元和与门，数据选通信号上升沿处理部分按级分类，每一级有一延时单元和一个与门；延时单元的输入端输入数据选通信号，输出端和本级的与门的一个输入端连接；与门的另一个输入端直接与未延时的数据选通信号连接，与门的输出端与下一级的延时单元的输入端相连，在最后一个级中，与门的输出端与外部电路连接。下降沿处理部分将上升沿处理部分的与门转换为或门。本发明在完成DQS延时的同时，可以滤除DQS的毛刺，并且可以软件配置DQS延时的长度。
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