一种弹性可重构多维并行的多核数字信号处理器

    公开(公告)号:CN118312221B

    公开(公告)日:2024-08-16

    申请号:CN202410720589.6

    申请日:2024-06-05

    IPC分类号: G06F9/38 G06F9/30

    摘要: 本申请涉及一种弹性可重构多维并行的多核数字信号处理器。所述多核数字信号处理器包括多端口指令存储器、并发取指部件、重构取指包、指令译码派发部件、功能单元池、重构功能单元池、弹性可重构控制器、映射网络和依赖关系网络;映射网络包括并行指令映射网络、并行功能单元映射网络和功能单元内部数据并行映射网络;依赖关系网络包括功能单元之间数据依赖关系网络和并行任务依赖关系网络。采用本多核数字信号处理器能够实现数字信号处理器的弹性可重构和多维并行处理,具有高度的灵活性和可扩展性,可以适应不同应用场景和信号处理需求的快速变化。

    用于SRAM阵列内乘法的部分积生成电路和乘法器

    公开(公告)号:CN118312134B

    公开(公告)日:2024-08-16

    申请号:CN202410721134.6

    申请日:2024-06-05

    IPC分类号: G06F7/523

    摘要: 本申请涉及一种用于SRAM阵列内乘法的部分积生成电路和乘法器,该电路包括:Booth编码器、备选部分积生成模块、部分积选择模块以及补码计算加1实现模块。Booth编码器用于对乘数进行Booth编码,得到Booth编码结果;备选部分积生成模块用于生成五个备选部分积,备选部分积是补码表示的有符号数;部分积选择模块用于根据Booth编码结果从五个备选部分积中选择一个;补码计算加1实现模块用于将补码计算中的加1计算从部分积生成电路中分离,并合并到部分积累积的计算中。该电路与现有或非门的部分积方式相比,实现面积相当,但大幅度减少了部分积数量,能够显著提升SRAM阵列内计算的速度和能效。

    一种稀疏矩阵乘指令实现方法及系统

    公开(公告)号:CN117931131B

    公开(公告)日:2024-07-26

    申请号:CN202410330659.7

    申请日:2024-03-22

    IPC分类号: G06F7/78 G06F9/30 G06F17/16

    摘要: 本发明提供的稀疏矩阵乘指令实现方法,是通过已获取的稀疏矩阵乘指令中的矩阵规模、稀疏度和数据类型,对初始的稀疏矩阵进行压缩,得到压缩后的稀疏矩阵;通过加载的压缩后的稀疏矩阵的行编号和根据稀疏矩阵建立的稀疏索引矩阵,获取稀疏索引矩阵数据;通过矩阵规模、行编号和稀疏索引矩阵数据,获取稠密矩阵;通过稀疏索引矩阵数据使压缩后的稀疏矩阵和稠密矩阵执行矩阵乘操作,从而获得目标矩阵,并将目标矩阵写入对应的寄存器中,系统具有相同的有益效果。

    一种弹性可重构多维并行的多核数字信号处理器

    公开(公告)号:CN118312221A

    公开(公告)日:2024-07-09

    申请号:CN202410720589.6

    申请日:2024-06-05

    IPC分类号: G06F9/38 G06F9/30

    摘要: 本申请涉及一种弹性可重构多维并行的多核数字信号处理器。所述多核数字信号处理器包括多端口指令存储器、并发取指部件、重构取指包、指令译码派发部件、功能单元池、重构功能单元池、弹性可重构控制器、映射网络和依赖关系网络;映射网络包括并行指令映射网络、并行功能单元映射网络和功能单元内部数据并行映射网络;依赖关系网络包括功能单元之间数据依赖关系网络和并行任务依赖关系网络。采用本多核数字信号处理器能够实现数字信号处理器的弹性可重构和多维并行处理,具有高度的灵活性和可扩展性,可以适应不同应用场景和信号处理需求的快速变化。

    一种定制片上网络拓扑结构生成方法及系统

    公开(公告)号:CN118153241A

    公开(公告)日:2024-06-07

    申请号:CN202410144632.9

    申请日:2024-02-01

    摘要: 本发明公开了一种定制片上网络拓扑结构生成方法及系统,本发明定制片上网络拓扑结构生成方法包括下述步骤:S1,确定被定制片上网络的规模和架构信息及各主机发往各从机的流量模型;S2,根据被定制片上网络的规模和架构信息及各主机发往各从机的流量模型进行网络建模;S3,基于设计目标对网络建模得到的网络模型进行优化迭代;S4,将优化迭代后的网络模型进行后处理建模得到被定制片上网络的拓扑文件。本发明旨在降低片上网络的开发成本和缩短开发周期,实现高效且准确的片上网络拓扑自动生成,以减少人工干预并提高设计效率,加速芯片开发进程并降低成本。

    一种时钟变频控制装置及方法
    7.
    发明公开

    公开(公告)号:CN118113110A

    公开(公告)日:2024-05-31

    申请号:CN202410153330.8

    申请日:2024-02-02

    摘要: 本发明公开了一种时钟变频控制装置及方法,装置包括:等待周期计数模块、逐级切换计数模块和状态切换模块;等待周期计数模块,用于在时钟变频过程中对已配置的等待时钟周期进行计数,并输出等待时钟周期计数结果;逐级切换计数模块,用于等待周期计数模块计数完成之后,对已配置的变频级数进行计数,并输出级数计数结果;状态切换模块,用于在逐级切换计数模块计数完成之后,使时钟在初始状态、稳定输出状态和逐级变频状态之间进行切换。方法具有相同的有益效果。

    一种稀疏矩阵乘指令实现方法及系统

    公开(公告)号:CN117931131A

    公开(公告)日:2024-04-26

    申请号:CN202410330659.7

    申请日:2024-03-22

    IPC分类号: G06F7/78 G06F9/30 G06F17/16

    摘要: 本发明提供的稀疏矩阵乘指令实现方法,是通过已获取的稀疏矩阵乘指令中的矩阵规模、稀疏度和数据类型,对初始的稀疏矩阵进行压缩,得到压缩后的稀疏矩阵;通过加载的压缩后的稀疏矩阵的行编号和根据稀疏矩阵建立的稀疏索引矩阵,获取稀疏索引矩阵数据;通过矩阵规模、行编号和稀疏索引矩阵数据,获取稠密矩阵;通过稀疏索引矩阵数据使压缩后的稀疏矩阵和稠密矩阵执行矩阵乘操作,从而获得目标矩阵,并将目标矩阵写入对应的寄存器中,系统具有相同的有益效果。

    一种基于元函数模板的汇编器实现方法

    公开(公告)号:CN114791811B

    公开(公告)日:2024-04-12

    申请号:CN202210536303.X

    申请日:2022-05-17

    IPC分类号: G06F8/41 G06F40/186

    摘要: 本发明公开一种基于元函数模板的汇编器实现方法,步骤包括:步骤1、设置多个汇编段表形成汇编段表集合以及设置一个伪指令映射表;步骤2、遍历所需处理的所有汇编源文件,若遇到伪指令且为非预设类型时,根据伪指令映射表对当前伪指令进行处理,并将处理后的汇编语句归并到对应的汇编指令结构映射表中;步骤3、针对目标处理器指令集分别设置元函数模板集合表、元函数映射表以及指令与元函数模板映射表;步骤4、遍历所有汇编段表集合,确定出元函数模板和指令解析包,确定出包含汇编指令的二进制指令;步骤5、遍历所有汇编段表集合,生成可执行二进制文件。本发明具有实现操作简便、成本低、灵活性以及可扩展性好且实现效率高等优点。

    一种面向DDR功耗优化的智能控制方法及装置

    公开(公告)号:CN117421176A

    公开(公告)日:2024-01-19

    申请号:CN202311434064.8

    申请日:2023-10-31

    IPC分类号: G06F11/30 G06F11/34 G06N20/00

    摘要: 本发明公开了一种面向DDR功耗优化的智能控制方法及装置,该方法步骤包括:步骤S1:使用训练数据集基于深度学习模型进行预训练,得到不同应用与最优初始存储空间以及最优映射地址之间的应用配置模型库;步骤S2:在计算机芯片运行过程中,实时监测计算机芯片的应用的变化状态;步骤S3:当应用发生变化时,根据当前应用从应用配置模型库中搜索出最优初始存储空间、最优映射地址,如果未搜索到则分配初始存储空间后,搜索出最优映射地址;步骤S4:按照当前搜索出的初始存储空间、最优映射地址配置DDR存储器,返回执行步骤S2直至退出控制。本发明能够实现DDR配置的智能动态控制,优化DDR功耗,提高计算机芯片整体能效。