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公开(公告)号：CN117251380B
公开(公告)日：2024-03-19
申请号：CN202311492620.7
申请日：2023-11-10
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F11/36
摘要： 本发明公开了一种面向单调流式图的优先级异步调度方法及系统，本发明方法包括设置单调函数Func和选择函数Sel，初始化n个全局通信队列globalQueue和映射表chunk_info；读取图的更新信息；判断图是否存在更新，若存在更新则对图结构数据进行更新；将图划分为n个子图并记录到映射表chunk_info中；将更新信息记录到对应的全局通信队列globalQueue，创建并启动n个线程来结合单调函数Func和选择函数Sel执行图计算，当所有线程执行完毕后返回继续判断图是否存在更新。本发明旨在针对单调流式图进行优化调度以减少其冗余计算，同时在冗余率、性能开销与并行性间达到最优的效果。
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公开(公告)号：CN114116167B
公开(公告)日：2024-03-19
申请号：CN202111415607.2
申请日：2021-11-25
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F9/48 , G06F9/50 , G06F15/173
摘要： 本发明公开了一种面向高性能计算的区域自治异构众核处理器，包括带有存储器以及互联结构的处理器本体，其特征在于，所述处理器本体包括多个从逻辑和物理上划分为由多个通用CPU核构成的通用域以及一个或多个包含不同类型的多核加速器的加速域，所述通用域用于提供包括操作系统支持、任务调度以及管理在内的通用处理，所述加速域用于执行高密度计算加速任务，所述通用域与各加速域之间仅通过共享片外存储以及片上异构互联进行粗粒度通信以使得通用域与各加速域之间具有高度自治性。本发明能够高效支持高性能计算，具有均衡的核间独立与协同关系，同时兼顾存储与互联灵活性与适应性。
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公开(公告)号：CN117667833A
公开(公告)日：2024-03-08
申请号：CN202311809158.9
申请日：2023-12-26
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种软硬协同的访存单元EDAC实现方法，其包括：存储访存数据及其校验码；生成访存数据掩码：根据数据访存粒度生成访存数据掩码；地址解析和寻址：对到达的读访存请求或写访存请求进行访存地址解析和寻址冗余存储器；EDAC校验码生成：在写访存数据写入存储器前实现写数据的EDAC校验码生成；对读访存数据的解码和纠错：在读访存操作时，根据读访存数据掩码对读请求按照粒度，从冗余存储器中读出数据，并按n位数据粒度对相应数据进行EDAC解码和纠错；对读请求解码纠错后的数据按照访存数据粒度对数据进行选择。本发明具有原理简单、易实现、能够在降低开销的前提下提高片上存储器的可靠性等优点。
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公开(公告)号：CN116991479A
公开(公告)日：2023-11-03
申请号：CN202311273770.9
申请日：2023-09-28
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种超长指令字缓存标签体的前瞻执行‑旁路纠错方法及装置，本发明包括针对当前请求，通过旁路的方式获取从标签体中读出的未校验的标签值，在缓存访问流水线中的命中判断逻辑对标签值进行前瞻的命中判断的同时，对标签值进行校验，若校验通过则正常执行；否则，禁止缓存访问流水线访问数据体；对读出的标签值进行纠错，并将纠错后的标签值重新送入缓存访问流水线以实现超长指令字缓存标签体的前瞻执行‑旁路纠错。本发明旨在不增加延迟、不引入关键路径且对性能影响低的前提下为标签增加纠错码，进一步提高超长指令字缓存的可靠性，且适用于在任何需要保持流水线延迟、不引入关键路径的前提下为缓存增加标签纠错码的情形。
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公开(公告)号：CN111158600B
公开(公告)日：2023-10-27
申请号：CN201911393975.4
申请日：2019-12-30
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F3/06
摘要： 本发明公开了一种提升高带宽存储器（HBM）访问效率的装置和方法，方法实施步骤包括统计高带宽存储器不同存储通道的访问量，按照访问量大小对存储通道排序，通过存储地址的重映射把访问量较大的存储通道地址映射到高带宽存储器较低的存储层上；装置包括存储通道访问统计模块、访问量排序模块、重映射模块；存储控制器包括存储器本体以及前述装置；存储器包括带有存储控制器的存储器本体及前述存储控制器；计算机装置包括带有存储器的计算机装置本体以及前述存储器。本发明能够有效利用高带宽存储器中不同存储层延迟不均衡性、充分开发利用低存储层的低延迟特性提升高带宽存储器整体的访问效率，具有实现简单、操作方便、运行高效的优点。
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公开(公告)号：CN112398485B
公开(公告)日：2023-03-21
申请号：CN202011316974.2
申请日：2020-11-20
申请人： 中国人民解放军国防科技大学
IPC分类号： H03M13/15
摘要： 本发明公开了一种无误码率纠一检二纠相邻码的校验矩阵生成方法，其包括：步骤S1：根据输入的数据位数k计算初始校验位数r；步骤S2：临时校验矩阵初始化；用r阶方阵Ir对临时校验矩阵current_H初始化，设置界定变量confirmed_num_of_col表示临时校验矩阵已找到的满足3个特点的列向量数，初始值为0，值为k时表示校验矩阵构建完成；步骤S3：构建奇权向量池odd_vector_pool及进行变量初始化过程；步骤S4：从向量池中找出局部最优列添加到临时校验矩阵current_H尾部，进行变量更新过程；步骤S5：判断寻找是否结束。本发明具有可扩展、无误码率、硬件开销小、编解码延迟低等优点。
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公开(公告)号：CN115408060A
公开(公告)日：2022-11-29
申请号：CN202211028271.9
申请日：2022-08-25
申请人： 中国人民解放军国防科技大学
摘要： 本发明公开了一种流水线请求顺序与时序的控制方法、处理器、装置及介质，本发明包括采用非停顿节拍的计数器对处理器中的非停顿节拍数进行计数，将当拍计数器的值作为该新请求的ID并将该新请求存入ID队列；当任一请求到达数据回收站后，判断到达数据回收站的当前请求的ID与ID队列中当前的队首ID两者相同、且与计数器的值是否匹配则判定当前请求为按时到达、执行数据返回，否则判定当前请求为提前到达或乱序到达并将当前请求缓存到ID缓存中。本发明基于ID顺序(ID‑based Ordering)的方法来保证数据返回的顺序和时序，适用于任何需要满足顺序和时序的流水线结构。
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公开(公告)号：CN111782272B
公开(公告)日：2022-08-19
申请号：CN202010686656.9
申请日：2020-07-16
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F9/30
摘要： 本发明公开一种VLIW处理器中重复程序的执行控制方法及装置，该方法步骤包括：S1.配置一个指令缓存；S2.控制将需要重复执行的各重复程序的执行包信息按照执行顺序缓存至指令缓存中，对执行程序进行识别，当识别到各重复程序时，控制暂停存取指、译码，并将指令缓存中对应的执行包信息直接派发给功能部件。本发明能够适用于VLIW处理器体系结构控制重复程序执行，且具有实现方法简单、成本及功耗低、访存延迟小、重复程序执行效率高等优点。
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公开(公告)号：CN114791811A
公开(公告)日：2022-07-26
申请号：CN202210536303.X
申请日：2022-05-17
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F8/41 , G06F40/186
摘要： 本发明公开一种基于元函数模板的汇编器实现方法，步骤包括：步骤1、设置多个汇编段表形成汇编段表集合以及设置一个伪指令映射表；步骤2、遍历所需处理的所有汇编源文件，若遇到伪指令且为非预设类型时，根据伪指令映射表对当前伪指令进行处理，并将处理后的汇编语句归并到对应的汇编指令结构映射表中；步骤3、针对目标处理器指令集分别设置元函数模板集合表、元函数映射表以及指令与元函数模板映射表；步骤4、遍历所有汇编段表集合，确定出元函数模板和指令解析包，确定出包含汇编指令的二进制指令；步骤5、遍历所有汇编段表集合，生成可执行二进制文件。本发明具有实现操作简便、成本低、灵活性以及可扩展性好且实现效率高等优点。
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公开(公告)号：CN114357931A
公开(公告)日：2022-04-15
申请号：CN202210232665.X
申请日：2022-03-10
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F30/392 , G06F30/394 , G06F30/398 , G06F30/327 , G11C5/02 , G06F111/04 , G06F115/02 , G06F119/06
摘要： 本申请涉及一种存储体编译和布局协同的片上缓存设计方法和片上缓存。所述方法对粘合逻辑进行预布局规划，得到其布局区域，并将布局区域标记为已布局区域，在布局区域选择存储体的汇聚点，将汇聚点作为存储体到粘合逻辑的距离计算基准点，在未布局区域中选择离汇聚点距离最近的位置，作为当前存储体的布局位置，根据布局位置与汇聚点的距离计当前存储体在该布局位置时的时序要求，对当前存储体进行穷举编译得到当前存储体的候选编译配置集合，在集合中选择满足时序要求的编译配置。采用本方法能够在存储体编译同时就考虑该存储体的位置信息，从而能够准确制定存储体编译的时序要求，编译出速度符合要求、功耗最优的存储体。
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