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公开(公告)号:CN118502203A
公开(公告)日:2024-08-16
申请号:CN202410669784.0
申请日:2024-05-27
Applicant: 上海华力集成电路制造有限公司
IPC: G03F7/20 , H01L21/033 , G03F9/00
Abstract: 本发明提供一种OVL套刻标识图形,包括:间隔设置的目标OVL图形与参考OVL图形,目标OVL图形包括前层光栅结构及当层光栅结构,其包括紧邻设置的第一光栅图形与第二光栅图形,且第一光栅图形包括多个间隔排列的第一条形光栅,第二光栅图形包括多个间隔排列的述第二条形光栅,当层光栅结构包括紧邻设置的第三光栅图形与第四光栅图形,且第三光栅图形包括多个间隔排列的第三条形光栅,第四光栅图形包括多个的间隔排列的第四条形光栅;参考OVL图形包括前层光栅结构。通过本发明解决了现有的外围Fin形貌差异造成的前层光栅结构对称性不好的问题。
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公开(公告)号:CN112908855B
公开(公告)日:2024-06-11
申请号:CN202110115666.1
申请日:2021-01-28
Applicant: 上海华力集成电路制造有限公司
IPC: H01L21/336
Abstract: 本发明提供一种提升P管组件负偏压温度不稳定性的方法,提供衬底,在衬底上形成阱区;在衬底上表面形成栅氧层;在栅氧层上形成栅极多晶硅并且在栅极多晶硅两侧形成侧墙;在栅极多晶硅两侧的所述阱区形成源漏区;形成覆盖栅极多晶硅顶部、侧墙以及源漏区上表面的缓冲层;在栅极多晶硅两侧的阱区中注入N型离子,形成N型注入区;在N型注入区上方的阱区中注入P型离子,形成P型LDD区。本发明在N型注入前通过增加缓冲层,阻止N型离子中和P型LDD区中的P型离子,从而阻止该中和所引起的沟道增长,从而减少受破坏的Si‑H键量,提高P管组件负温度偏压不稳定性寿命。
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公开(公告)号:CN117202669A
公开(公告)日:2023-12-08
申请号:CN202311072356.1
申请日:2023-08-24
Applicant: 上海华力集成电路制造有限公司
IPC: H10B63/00
Abstract: 本发明提供一种电致阻变存储器中金属层间介质层的制备方法,提供铜互连层结构以及位于铜互连层结构上方的RRAM器件结构;在RRAM器件结构上,采用高台阶覆盖性的化学气相沉积工艺生长第一层间介质层,填充RRAM器件结构之间的间隙;在第一层间介质层上,采用低台阶覆盖性的化学气相沉积工艺生长第二层间介质层,并形成空气间隙;形成贯通第二层间介质层和第一层间介质层的通孔,通孔与所述RRAM器件结构联通,之后在通孔中填充铜。本发明在一道工艺制程中同时满足器件间隔离及降低RC延迟的要求;在完成RRAM结构间无孔隙填充的同时,保留上方孔隙作为空气间隙结构,既降低了互联层间的电容‑电阻效应,又缩短了成膜时间提升了量产效率。
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公开(公告)号:CN111584637B
公开(公告)日:2023-11-14
申请号:CN202010466299.5
申请日:2020-05-28
Applicant: 上海华力集成电路制造有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L21/336
Abstract: 本发明提供一种基于FDSOI的PIN结构及其制作方法,位于P型衬底浅区域的埋氧层;埋氧层上方P型衬底的区域为沟道区;位于沟道区上的栅极结构;分别位于栅极结构两侧的第一P+区和N+区;从沟道区表面经过埋氧层边缘并延伸至P型衬底深处的第一、第二STI区,第一STI区位于第一P+区远离栅极一侧的边缘;第二STI区位于所述N+远离栅极一侧的边缘。本发明通过将传统PIN结构中栅极一侧的N+区替换为P+区,有效提取沟道区与栅极之间的界面态以及能态分布,克服了常规PIN无法对界面态即能态分布进行提取的缺陷;同时利用制作栅极两侧的P+区和N+区的光罩,将二者交界处置于栅极上方,可以将光刻的工艺窗口增大。
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公开(公告)号:CN116595931A
公开(公告)日:2023-08-15
申请号:CN202310631103.7
申请日:2023-05-30
Applicant: 上海华力集成电路制造有限公司
IPC: G06F30/367 , G06F119/10
Abstract: 本发明提供一种基于横向有源区效应的闪烁噪声模型,包括第一闪烁噪声模型,第一闪烁噪声模型的参数包括器件结构的宽度、长度频率、温度中的至少一种;根据器件结构沟道与左、右横向的有源区边缘之间的距离建立的关于横向有源区环境的函数;根据横向有源区环境的函数与第一闪烁噪声模型建立的第二闪烁噪声模型。本发明提高了闪烁噪声模型拟合精度;能够设计更合理的版图;引入与横向有源区的变化尺寸相关的函数,能更精准建模,且更好的反应器件的实际电路中特性;适用于各种器件类型的噪声模型,例如MOS,各类电阻等等。
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公开(公告)号:CN116230514A
公开(公告)日:2023-06-06
申请号:CN202310111087.9
申请日:2023-02-14
Applicant: 上海华力集成电路制造有限公司
Abstract: 本申请提供一种改善功函数金属层电性与良率的方法,包括:步骤S1,提供一衬底,在衬底上形成有层间介质层,层间介质层中形成有沟槽;步骤S2,在高温环境下于沟槽的侧壁和底部形成功函数金属层。通过采用高温的工艺环境,利用高温增加分子运动能的特性,使形成功函数金属层所采用的沉积工艺实现更高的阶梯覆盖率以及均匀度,从而达到改善形成的功函数金属层电性与良率的目的。
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公开(公告)号:CN115268231A
公开(公告)日:2022-11-01
申请号:CN202210889700.5
申请日:2022-07-27
Applicant: 上海华力集成电路制造有限公司
IPC: G03F7/20
Abstract: 本发明提供一种监控光刻机台焦点位置的方法,所述方法包括:于晶圆上形成具有第一套刻标识及第二套刻标识的前层图形,其中,所述第一套刻标识及所述第二套刻标识紧邻设置,且二者均具有间隔设置的重复图案;于所述前层图形上形成具有所述第一套刻标识及所述第二套刻标识的当层图形;获取所述第一套刻标识的第一套刻精度量测值及所述第二套刻标识的第二套刻精度量测值;根据所述第一套刻精度量测值及所述第二套刻精度量测值得到光刻机台焦点位置的偏移值。通过本发明解决以现有的方法无法简便、准确、快速地监控光刻机台焦点位置的问题。
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公开(公告)号:CN113246012B
公开(公告)日:2022-08-09
申请号:CN202110526806.4
申请日:2021-05-14
Applicant: 上海华力集成电路制造有限公司
IPC: B24B37/00 , B24B37/005 , B24B37/11
Abstract: 本申请公开了一种化学机械研磨的控制方法、设备和存储介质,该方法包括:根据第一前值、第一后值和第一研磨速率,计算得到第一研磨时间;根据第一研磨时间,控制第一类型的研磨盘对所述目标晶圆进行研磨;根据第二前值、第二后值和第二研磨速率,计算得到第二研磨时间,第二类型的研磨盘和第一类型的研磨盘的硬度不同;根据第二研磨时间,控制第二类型的研磨盘对目标晶圆进行研磨。本申请通过计算得到第一类型的研磨盘的第一研磨时间和第二类型的研磨盘的第二研磨时间,从而根据第一研磨时间和第二研磨时间对目标晶圆进行研磨,由于第一时间和第二时间是基于上次研磨过程中的厚度差计算得到的,从而能够准确地控制研磨厚度,提高了产品的良率。
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公开(公告)号:CN113246012A
公开(公告)日:2021-08-13
申请号:CN202110526806.4
申请日:2021-05-14
Applicant: 上海华力集成电路制造有限公司
IPC: B24B37/00 , B24B37/005 , B24B37/11
Abstract: 本申请公开了一种化学机械研磨的控制方法、设备和存储介质,该方法包括:根据第一前值、第一后值和第一研磨速率,计算得到第一研磨时间;根据第一研磨时间,控制第一类型的研磨盘对所述目标晶圆进行研磨;根据第二前值、第二后值和第二研磨速率,计算得到第二研磨时间,第二类型的研磨盘和第一类型的研磨盘的硬度不同;根据第二研磨时间,控制第二类型的研磨盘对目标晶圆进行研磨。本申请通过计算得到第一类型的研磨盘的第一研磨时间和第二类型的研磨盘的第二研磨时间,从而根据第一研磨时间和第二研磨时间对目标晶圆进行研磨,由于第一时间和第二时间是基于上次研磨过程中的厚度差计算得到的,从而能够准确地控制研磨厚度,提高了产品的良率。
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公开(公告)号:CN112966461A
公开(公告)日:2021-06-15
申请号:CN202110291472.7
申请日:2021-03-18
Applicant: 上海华力集成电路制造有限公司
IPC: G06F30/3308
Abstract: 本发明公开了一种半导体器件的失配模型,失配值公式中包括温度和尺寸相关函数系数。温度相关函数系数中取尺寸相关函数系数中采用的尺寸的有效值作为有效尺寸。温度相关函数系数由第一函数项和有效尺寸相关函数项相乘形成。有效尺寸相关函数项为幂函数的底数包括一个所述有效尺寸或者2个以上的有效尺寸的乘积,指数为一拟合函数参数。第一函数项为一拟合函数参数且和有效尺寸相关函数项的拟合函数参数都为底数是器件工作温度绝对值和室温绝对值的比值的幂函数,指数和系数都为拟合值参数并通过拟合得到。本发明还公开了一种半导体器件的失配模型的提取方法。本发明能准确表征与器件尺寸、实际温度的关系,能提高失配模型的精确性且实用性。
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