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公开(公告)号：CN100544175C
公开(公告)日：2009-09-23
申请号：CN200710167829.0
申请日：2007-10-26
IPC: H02M3/07
Abstract: 本发明的目的在于，解决因残留电荷使得构成电荷泵电路的元件(电容元件或电荷传输元件)发生劣化的问题和因残留电荷引起的误动作的问题。使栅极与漏极短路的N沟道型电荷传输MOS晶体管(To～TM)串联连接在输入端子(IN)与输出端子(OUT)之间。各电荷传输MOS晶体管的连接点(节点A～X)与电容元件(C1～CM)的一方端子连接。而且，节点(A～X)经由栅极与源极短路的N沟道型MOS晶体管(N1～NM)与降压电路(30)连接。即，在使电荷泵电路的升压动作结束之际，形成了用于使残留电荷从节点(A～X)向外部有效逃逸的路径。
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公开(公告)号：CN102142279B
公开(公告)日：2014-07-02
申请号：CN201110021219.6
申请日：2011-01-14
IPC: G11C16/06
Abstract: 本发明提供了一种即使在验证时数据读出的分辨能力也不会降低，且即使电源电压降低也能够进行稳定的读出动作的半导体存储装置。本发明的读出电路(13)具有：将存储器单元(MC)的单元电流(Icell)变换为电压数据(Vdata)的电流电压变换电路(20)、以及将电压数据(Vdata)与基准电压(Vref)进行比较的读出放大器(30)。电流电压变换电路(20)构成为包括经由位线(BLj)与存储器单元(MC)连接的可变负载电阻。可变负载电阻构成为包括：作为负载电阻的P沟道型MOS晶体管(T11、T14、T17)、以及构成开关电路的P沟道型MOS晶体管(T13、T16、T19)。
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公开(公告)号：CN101174789A
公开(公告)日：2008-05-07
申请号：CN200710167829.0
申请日：2007-10-26
IPC: H02M3/07
Abstract: 本发明的目的在于，解决因残留电荷使得构成电荷泵电路的元件(电容元件或电荷传输元件)发生劣化的问题和因残留电荷引起的误动作的问题。使栅极与漏极短路的N沟道型电荷传输MOS晶体管(To～TM)串联连接在输入端子(IN)与输出端子(OUT)之间。各电荷传输MOS晶体管的连接点(节点A～X)与电容元件(C1～CM)的一方端子连接。而且，节点(A～X)经由栅极与源极短路的N沟道型MOS晶体管(N1～NM)与降压电路(30)连接。即，在使电荷泵电路的升压动作结束之际，形成了用于使残留电荷从节点(A～X)向外部有效逃逸的路径。
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Patent Agency Ranking
公开(公告)号：CN102142279A
公开(公告)日：2011-08-03
申请号：CN201110021219.6
申请日：2011-01-14
IPC: G11C16/06
Abstract: 本发明提供了一种即使在验证时数据读出的分辨能力也不会降低，且即使电源电压降低也能够进行稳定的读出动作的半导体存储装置。本发明的读出电路(13)具有：将存储器单元(MC)的单元电流(Icell)变换为电压数据(Vdata)的电流电压变换电路(20)、以及将电压数据(Vdata)与基准电压(Vref)进行比较的读出放大器(30)。电流电压变换电路(20)构成为包括经由位线(BLj)与存储器单元(MC)连接的可变负载电阻。可变负载电阻构成为包括：作为负载电阻的P沟道型MOS晶体管(T11、T14、T17)、以及构成开关电路的P沟道型MOS晶体管(T13、T16、T19)。
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公开(公告)号：CN100468578C
公开(公告)日：2009-03-11
申请号：CN200410071376.8
申请日：2004-07-23
Applicant: 三洋电机株式会社
IPC: G11C29/00
CPC classification number: G11C29/36 , G11C2029/0401 , G11C2029/3602 , G11C2029/5602
Abstract: 本发明提供一种在一个封装内混装多个半导体芯片的装置，虽结构简单，但可以更有效地进行动作试验。本半导体装置，在一个封装(11)内，作为多个半导体芯片，混装着具有数据处理功能的逻辑芯片(12)以及存储该逻辑芯片(12)处理过的、或应处理的数据的存储器芯片(13)。而且，在该半导体装置中，具备：根据外部指令自动地向存储器电路(15)进行数据写入的自动改写电路(16)；和选择性地切换对上述存储器电路(15)的访问由该自动改写电路(16)进行还是由逻辑电路(14)进行的选择器(18)。另外，作为逻辑试验器的外部试验装置(17)，在向上述自动改写电路(16)输出开始试验指令后，启动逻辑电路(14)的动作试验。
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公开(公告)号：CN1783330B
公开(公告)日：2010-05-05
申请号：CN200510116445.7
申请日：2005-10-21
Applicant: 三洋电机株式会社
CPC classification number: G11C7/1078 , G11C7/1006 , G11C7/1051 , G11C7/24 , G11C2207/107
Abstract: 本发明提供一种适用与原来相同的封装、根据需要可以进行数据的并行传输的存储元件。该存储元件具备：将串行数据变换为并行数据的串-并变换部(42)；将并行数据变换为串行数据的并-串变换部(44)；和变更并行数据位宽度的并-并变换部(46)；在进行利用串行接口的存取时，可由：分别将1个外部端子连接串-并变换部(42)及并-串变换部(44)，在进行利用并行接口的存取时，将多个外部端子连接并-并变换部(46)。
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公开(公告)号：CN1604234A
公开(公告)日：2005-04-06
申请号：CN200410071376.8
申请日：2004-07-23
Applicant: 三洋电机株式会社
IPC: G11C29/00
CPC classification number: G11C29/36 , G11C2029/0401 , G11C2029/3602 , G11C2029/5602
Abstract: 本发明提供一种在一个封装内混装多个半导体芯片的装置，虽结构简单，但可以更有效地进行动作试验。本半导体装置，在一个封装(11)内，作为多个半导体芯片，混装着具有数据处理功能的逻辑芯片(12)以及存储该逻辑芯片(12)处理过的、或应处理的数据的存储器芯片(13)。而且，在该半导体装置中，具备：根据外部指令自动地向存储器电路(15)进行数据写入的自动改写电路(16)；和选择性地切换对上述存储器电路(15)的访问由该自动改写电路(16)进行还是由逻辑电路(14)进行的选择器(18)。另外，作为逻辑试验器的外部试验装置(17)，在向上述自动改写电路(16)输出开始试验指令后，启动逻辑电路(14)的动作试验。
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公开(公告)号：CN1783330A
公开(公告)日：2006-06-07
申请号：CN200510116445.7
申请日：2005-10-21
Applicant: 三洋电机株式会社
CPC classification number: G11C7/1078 , G11C7/1006 , G11C7/1051 , G11C7/24 , G11C2207/107
Abstract: 本发明提供一种适用与原来相同的封装、根据需要可以进行数据的并行传输的存储元件。该存储元件具备：将串行数据变换为并行数据的串-并变换部(42)；将并行数据变换为串行数据的并-串变换部(44)；和变更并行数据位宽度的并-并变换部(46)；在进行利用串行接口的存取时，可由：分别将1个外部端子连接串-并变换部(42)及并-串变换部(44)，在进行利用并行接口的存取时，将多个外部端子连接并-并变换部(46)。
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