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公开(公告)号：CN1971882A
公开(公告)日：2007-05-30
申请号：CN200610146392.8
申请日：2006-11-09
Applicant: 国际商业机器公司 , 三星电子株式会社 , 特许半导体制造有限公司
IPC: H01L21/8238 , H01L27/092
CPC classification number: H01L21/823864 , H01L21/823807
Abstract: 公开了一种用于在包括nFET和pFET的半导体器件中提供双应力记忆技术的方法以及相关结构。本方法的一个实施例包括：在nFET上方形成张应力层且在pFET上方形成压应力层，进行退火以在半导体器件中记忆应力并去除应力层。压应力层可以包括使用高密度等离子体(HDP)淀积方法淀积的高应力氮化硅。退火步骤可以包括使用约400－1200℃的温度。高应力压缩氮化硅和/或退火温度确保在pFET中保持压应力记忆。
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公开(公告)号：CN101241860A
公开(公告)日：2008-08-13
申请号：CN200710170055.7
申请日：2007-11-09
IPC: H01L21/336 , H01L21/31
CPC classification number: H01L29/7843 , H01L21/31604 , H01L29/66575
Abstract: 一种制造金属氧化物半导体场效应晶体管(MOSFET)的方法，通过以下步骤形成晶体管：在衬底上方将栅结构图案化；在栅结构的侧面上形成间隔件；在栅叠层的交替的侧面，在衬底内形成导体区域。栅结构和导体区域形成晶体管。为了减少大功率等离子引入的损伤，本方法最初对晶体管施加第一功率水平的等离子以在晶体管上方形成第一应力层。在施加第一低功率等离子之后，本方法对晶体管施加具有第二功率水平的第二等离子以在第一应力层上方形成第二应力层。第二功率水平比第一功率水平高(例如，至少高5倍)。
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公开(公告)号：CN106169439B
公开(公告)日：2021-11-02
申请号：CN201610329900.X
申请日：2016-05-18
Applicant: 三星电子株式会社
IPC: H01L21/768
Abstract: 本公开提供了布线结构、形成布线结构的方法以及半导体器件。一种布线结构包括：基板；下绝缘层，在基板上；下布线，在下绝缘层中；第一蚀刻停止层，覆盖下布线并包括含金属的电介质材料；以及第二蚀刻停止层，在第一蚀刻停止层和下绝缘层上；绝缘夹层，在第二蚀刻停止层上；以及导电图案，延伸穿过绝缘夹层、第二蚀刻停止层和第一蚀刻停止层并电连接到下布线。
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Patent Agency Ranking
公开(公告)号：CN106298642B
公开(公告)日：2019-05-28
申请号：CN201610478765.5
申请日：2016-06-27
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
CPC classification number: H01L21/823475 , H01L21/76811 , H01L21/76813 , H01L21/76816 , H01L21/823431 , H01L23/5226 , H01L23/528 , H01L23/53223 , H01L23/53238 , H01L23/53266
Abstract: 本发明公开了布线结构及其形成方法和包括该布线结构的半导体器件。在形成布线结构的方法中，形成具有第一开口的第一掩模，第一开口包括沿着第二方向延伸的第一部分和沿着第一方向延伸的第二部分。设计包括与第一开口的第一部分重叠的第二开口和各自与第一开口的第二部分重叠的第三开口的第二掩模。将第二掩模制造为包括通过扩大第二开口获得的第四开口。第四开口与第一开口的第一部分与第二部分之间的边界重叠。利用第一掩模和第二掩模蚀刻绝缘夹层，以形成对应于第四开口和第三开口的第一导通孔和第二导通孔以及对应于第一开口的沟槽。第一过孔和第二过孔以及布线被形成为填充第一导通孔和第二导通孔以及沟槽。
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公开(公告)号：CN106169455A
公开(公告)日：2016-11-30
申请号：CN201610339980.7
申请日：2016-05-20
Applicant: 三星电子株式会社
IPC: H01L23/488
Abstract: 本公开提供了半导体器件。一种半导体器件可以包括基板、多个第一接触插塞、第一通路和电源轨。基板可以包括第一单元区域和第二单元区域以及电源轨区域。第一单元区域和第二单元区域可以设置在第二方向上，并且电源轨区域可以设置在第一单元区域和第二单元区域之间。该多个第一接触插塞可以形成在基板的电源轨区域上，并可以在交叉第二方向的第一方向上彼此间隔开第一距离。第一通路可以共同地接触该多个第一接触插塞的顶表面。电源轨可以形成在第一通路上。电源轨可以通过第一通路和第一接触插塞向第一单元区域和第二单元区域提供电压。
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公开(公告)号：CN106298642A
公开(公告)日：2017-01-04
申请号：CN201610478765.5
申请日：2016-06-27
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
CPC classification number: H01L21/823475 , H01L21/76811 , H01L21/76813 , H01L21/76816 , H01L21/823431 , H01L23/5226 , H01L23/528 , H01L23/53223 , H01L23/53238 , H01L23/53266 , H01L21/76802 , H01L21/76807 , H01L21/76877
Abstract: 本发明公开了布线结构及其形成方法和包括该布线结构的半导体器件。在形成布线结构的方法中，形成具有第一开口的第一掩模，第一开口包括沿着第二方向延伸的第一部分和沿着第一方向延伸的第二部分。设计包括与第一开口的第一部分重叠的第二开口和各自与第一开口的第二部分重叠的第三开口的第二掩模。将第二掩模制造为包括通过扩大第二开口获得的第四开口。第四开口与第一开口的第一部分与第二部分之间的边界重叠。利用第一掩模和第二掩模蚀刻绝缘夹层，以形成对应于第四开口和第三开口的第一导通孔和第二导通孔以及对应于第一开口的沟槽。第一过孔和第二过孔以及布线被形成为填充第一导通孔和第二导通孔以及沟槽。
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公开(公告)号：CN106169439A
公开(公告)日：2016-11-30
申请号：CN201610329900.X
申请日：2016-05-18
Applicant: 三星电子株式会社
IPC: H01L21/768
CPC classification number: H01L23/5226 , H01L21/76802 , H01L21/76807 , H01L21/76832 , H01L21/76834 , H01L21/76873 , H01L21/76882 , H01L21/823475 , H01L23/485 , H01L23/53295 , H01L27/088 , H01L21/76877
Abstract: 本公开提供了布线结构、形成布线结构的方法以及半导体器件。一种布线结构包括：基板；下绝缘层，在基板上；下布线，在下绝缘层中；第一蚀刻停止层，覆盖下布线并包括含金属的电介质材料；以及第二蚀刻停止层，在第一蚀刻停止层和下绝缘层上；绝缘夹层，在第二蚀刻停止层上；以及导电图案，延伸穿过绝缘夹层、第二蚀刻停止层和第一蚀刻停止层并电连接到下布线。
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公开(公告)号：CN100570860C
公开(公告)日：2009-12-16
申请号：CN200610146392.8
申请日：2006-11-09
Applicant: 国际商业机器公司 , 三星电子株式会社 , 特许半导体制造有限公司
IPC: H01L21/8238 , H01L27/092
CPC classification number: H01L21/823864 , H01L21/823807
Abstract: 公开了一种用于在包括nFET和pFET的半导体器件中提供双应力记忆技术的方法以及相关结构。本方法的一个实施例包括：在nFET上方形成张应力层且在pFET上方形成压应力层，进行退火以在半导体器件中记忆应力并去除应力层。压应力层可以包括使用高密度等离子体(HDP)淀积方法淀积的高应力氮化硅。退火步骤可以包括使用约400-1200℃的温度。高应力压缩氮化硅和/或退火温度确保在pFET中保持压应力记忆。
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