静电放电保护电路和包括其的集成电路

    公开(公告)号:CN109872991B

    公开(公告)日:2024-04-02

    申请号:CN201811473112.3

    申请日:2018-12-04

    Abstract: 提供了一种静电放电(ESD)保护电路和一种集成电路。所述ESD保护电路包括:暂态检测电路,被配置为基于第一电力轨上的电压的电压变化速率生成动态触发信号;电压检测电路,被配置为基于第一电力轨上的电压生成静态触发信号;触发器电路,被配置为基于动态触发信号和静态触发信号生成放电控制信号;以及主放电电路,被配置为基于放电控制信号从第一电力轨向第二电力轨释放电荷。

    静电放电保护电路和包括其的集成电路

    公开(公告)号:CN109872991A

    公开(公告)日:2019-06-11

    申请号:CN201811473112.3

    申请日:2018-12-04

    Abstract: 提供了一种静电放电(ESD)保护电路和一种集成电路。所述ESD保护电路包括:暂态检测电路,被配置为基于第一电力轨上的电压的电压变化速率生成动态触发信号;电压检测电路,被配置为基于第一电力轨上的电压生成静态触发信号;触发器电路,被配置为基于动态触发信号和静态触发信号生成放电控制信号;以及主放电电路,被配置为基于放电控制信号从第一电力轨向第二电力轨释放电荷。

    二极管、ESD保护电路及其制造方法

    公开(公告)号:CN103972303B

    公开(公告)日:2018-11-20

    申请号:CN201410033871.3

    申请日:2014-01-24

    Abstract: 本发明提供了一种二极管、ESD保护电路、制造二极管的方法以及同时制造二极管和PLDMOS晶体管的方法。所述方法如下。在N型外延层的第一上部中形成N型阱区域。在N型外延层的第二上部中形成P型漂移区域。在N型阱区域中形成N型掺杂区域。在P型漂移区域中形成P型掺杂区域。在P型漂移区域中形成隔离结构。隔离结构设置在N型阱区域和P型掺杂区域之间。在N型外延层的一部分上形成第一电极。N型外延层的所述一部分设置在N型阱区域和P型漂移区域之间。第一电极与隔离结构的一部分叠置。形成连接结构以电结合N型掺杂区域和第一电极。

    半导体封装和集成电路器件
    9.
    发明公开

    公开(公告)号:CN119495668A

    公开(公告)日:2025-02-21

    申请号:CN202410720576.9

    申请日:2024-06-05

    Abstract: 本公开提供了半导体封装和集成电路器件。半导体封装包括:封装基板;在封装基板上的第一半导体芯片;第二半导体芯片,在封装基板上且与第一半导体芯片间隔开;以及桥接管芯,在封装基板上且位于第一半导体芯片和第二半导体芯片下面,其中桥接管芯包括面对第一半导体芯片和第二半导体芯片的第一面、面对封装基板的第二面、位于第一面处并且电连接第一半导体芯片和第二半导体芯片的连接布线结构以及位于第二面处并向第一半导体芯片和第二半导体芯片提供电力的电源布线结构。

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