公开(公告)号：CN109037221B

公开(公告)日：2024-02-09

申请号：CN201810319527.9

申请日：2018-04-11

Applicant: 三星电子株式会社

Inventor： 田昌勋 ,  金容锡 ,  林浚熙

IPC: H10B41/40 ,  H10B43/40

Abstract: 一种半导体器件包括：存储单元区域，包括沿着沟道孔布置的存储单元，沟道孔提供在基板上以在垂直于基板的上表面的方向上延伸；以及外围电路区域，设置在存储单元区域的外面并包括低电压晶体管和高电压晶体管。低电压晶体管包括第一晶体管，该第一晶体管包括第一栅电介质层和包含金属的第一栅电极层，高电压晶体管包括第二晶体管，该第二晶体管包括具有比第一栅电介质层的介电常数低的介电常数的第二栅电介质层和包含多晶硅的第二栅电极层。

公开(公告)号：CN112289846A

公开(公告)日：2021-01-29

申请号：CN202010679062.5

申请日：2020-07-15

Applicant: 三星电子株式会社

Inventor： 白圣权 ,  金兑泳 ,  金鹤善 ,  尹康五 ,  田昌勋 ,  林濬熙

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/11529 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11582

Abstract: 一种半导体器件包括设置在衬底上的栅极结构。栅极结构具有第一侧壁和与第一侧壁相反的第二侧壁。第一杂质区域设置在衬底的上部部分内。第一杂质区域与第一侧壁间隔开。第三杂质区域在衬底的上部部分内。第三杂质区域与第二侧壁间隔开。第一沟槽设置在衬底内在第一侧壁和第一杂质区域之间。第一沟槽与第一侧壁间隔开。第一阻挡绝缘图案设置在第一沟槽内。

公开(公告)号：CN110190056A

公开(公告)日：2019-08-30

申请号：CN201811541111.8

申请日：2018-12-17

Applicant: 三星电子株式会社

Inventor： 田昌勋 ,  申有哲 ,  林浚熙 ,  白圣权 ,  李赞镐 ,  张源哲 ,  黄善劲

IPC: H01L27/105

Abstract: 一种半导体器件包括具有易失性存储区和非易失性存储区的基板。易失性存储区包括设置在基板中的单元电容器和连接到单元电容器的单元晶体管。非易失性存储区包括设置在基板上的多个非易失性存储单元。易失性存储区和非易失性存储区被并排设置。

公开(公告)号：CN112289846B

公开(公告)日：2025-04-08

申请号：CN202010679062.5

申请日：2020-07-15

Applicant: 三星电子株式会社

Inventor： 白圣权 ,  金兑泳 ,  金鹤善 ,  尹康五 ,  田昌勋 ,  林濬熙

IPC: H10D62/10 ,  H10D30/60 ,  H10B41/41 ,  H10B41/27 ,  H10B43/27 ,  H10B43/40

Abstract: 一种半导体器件包括设置在衬底上的栅极结构。栅极结构具有第一侧壁和与第一侧壁相反的第二侧壁。第一杂质区域设置在衬底的上部部分内。第一杂质区域与第一侧壁间隔开。第三杂质区域在衬底的上部部分内。第三杂质区域与第二侧壁间隔开。第一沟槽设置在衬底内在第一侧壁和第一杂质区域之间。第一沟槽与第一侧壁间隔开。第一阻挡绝缘图案设置在第一沟槽内。

公开(公告)号：CN110190056B

公开(公告)日：2023-11-10

申请号：CN201811541111.8

申请日：2018-12-17

Applicant: 三星电子株式会社

Inventor： 田昌勋 ,  申有哲 ,  林浚熙 ,  白圣权 ,  李赞镐 ,  张源哲 ,  黄善劲

IPC: H10B12/00 ,  H10B43/30

Abstract: 一种半导体器件包括具有易失性存储区和非易失性存储区的基板。易失性存储区包括设置在基板中的单元电容器和连接到单元电容器的单元晶体管。非易失性存储区包括设置在基板上的多个非易失性存储单元。易失性存储区和非易失性存储区被并排设置。

公开(公告)号：CN109037221A

公开(公告)日：2018-12-18

申请号：CN201810319527.9

申请日：2018-04-11

Applicant: 三星电子株式会社

Inventor： 田昌勋 ,  金容锡 ,  林浚熙

IPC: H01L27/11526 ,  H01L27/11573

Abstract: 一种半导体器件包括：存储单元区域，包括沿着沟道孔布置的存储单元，沟道孔提供在基板上以在垂直于基板的上表面的方向上延伸；以及外围电路区域，设置在存储单元区域的外面并包括低电压晶体管和高电压晶体管。低电压晶体管包括第一晶体管，该第一晶体管包括第一栅电介质层和包含金属的第一栅电极层，高电压晶体管包括第二晶体管，该第二晶体管包括具有比第一栅电介质层的介电常数低的介电常数的第二栅电介质层和包含多晶硅的第二栅电极层。