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公开(公告)号:CN104425492A
公开(公告)日:2015-03-18
申请号:CN201410442976.4
申请日:2014-09-02
Applicant: 三星电子株式会社
IPC: H01L27/06 , H01L21/8249
CPC classification number: H01L21/8238 , H01L21/8252 , H01L21/8258 , H01L27/0605 , H01L27/092
Abstract: 本发明提供了一种互补金属氧化物半导体器件及其制造方法。在互补金属氧化物半导体器件中,缓冲层处于硅衬底上,包含第Ⅲ-Ⅴ主族材料的第一层处于缓冲层上。包含第Ⅳ主族材料的第二层处于缓冲层或硅衬底上,且第二层与第一层间隔开。
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公开(公告)号:CN104600070B
公开(公告)日:2019-06-07
申请号:CN201410601952.9
申请日:2014-10-31
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L21/823807 , H01L21/02381 , H01L21/02439 , H01L21/0245 , H01L21/02452 , H01L21/02505 , H01L21/02532 , H01L21/02538 , H01L21/02645 , H01L27/092
Abstract: 本发明公开了一种衬底结构、包括该衬底结构的互补金属氧化物半导体CMOS器件和制造该CMOS器件的方法,其中衬底结构包括:衬底;位于衬底上的由包括硼B和/或磷P的材料形成的至少一个晶种层;以及位于晶种层上的缓冲层。该衬底结构可减小缓冲层的厚度,并且还提高了形成有该衬底结构的半导体器件的性能特征。
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公开(公告)号:CN104425620A
公开(公告)日:2015-03-18
申请号:CN201410443424.5
申请日:2014-09-02
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明公开涉及一种半导体器件及其制造方法,所述半导体器件包括处于第Ⅲ-Ⅵ主族化合物半导体层与电介质层之间的氧吸附层。所述半导体器件可包括化合物半导体层、布置在化合物半导体层上的电介质层以及插入在化合物半导体层与电介质层之间的氧吸附层。氧吸附层包含与化合物半导体的材料相比对氧有更高亲和性的材料。
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公开(公告)号:CN104425620B
公开(公告)日:2020-08-21
申请号:CN201410443424.5
申请日:2014-09-02
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明公开涉及一种半导体器件及其制造方法,所述半导体器件包括处于第Ⅲ‑Ⅵ主族化合物半导体层与电介质层之间的氧吸附层。所述半导体器件可包括化合物半导体层、布置在化合物半导体层上的电介质层以及插入在化合物半导体层与电介质层之间的氧吸附层。氧吸附层包含与化合物半导体的材料相比对氧有更高亲和性的材料。
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公开(公告)号:CN104425492B
公开(公告)日:2019-03-22
申请号:CN201410442976.4
申请日:2014-09-02
Applicant: 三星电子株式会社
IPC: H01L27/06 , H01L21/8249
Abstract: 本发明提供了一种互补金属氧化物半导体器件及其制造方法。在互补金属氧化物半导体器件中,缓冲层处于硅衬底上,包含第Ⅲ‑Ⅴ主族材料的第一层处于缓冲层上。包含第Ⅳ主族材料的第二层处于缓冲层或硅衬底上,且第二层与第一层间隔开。
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公开(公告)号:CN104600070A
公开(公告)日:2015-05-06
申请号:CN201410601952.9
申请日:2014-10-31
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L21/823807 , H01L21/02381 , H01L21/02439 , H01L21/0245 , H01L21/02452 , H01L21/02505 , H01L21/02532 , H01L21/02538 , H01L21/02645 , H01L27/092
Abstract: 本发明公开了一种衬底结构、包括该衬底结构的互补金属氧化物半导体CMOS器件和制造该CMOS器件的方法,其中衬底结构包括:衬底;位于衬底上的由包括硼B和/或磷P的材料形成的至少一个晶种层;以及位于晶种层上的缓冲层。该衬底结构可减小缓冲层的厚度,并且还提高了形成有该衬底结构的半导体器件的性能特征。
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