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公开(公告)号：CN1722443A
公开(公告)日：2006-01-18
申请号：CN200510081784.6
申请日：2005-06-03
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242 , H01L21/768
Abstract: 本发明涉及一种使用例如同步动态随机存取存储器(SDRAM)电路的方法和利用该方法形成的器件。在一个所描述的实施例中，在SDRAM的存储阵列部件的上方淀积并依次构图三层金属层。相对较宽的电源导线被布设于第三金属层上，使得第一和第二金属层上的电源导线在尺寸上缩短或者在一些情况下可以去除。所述相对较宽的电源导线因而能够为存储阵列提供更稳定的供电，并且也能在第一和/或第二金属上空出一部分空间以用于布设附加的和/或占用更宽空间的信号线。还描述和要求了其它的实施例。
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公开(公告)号：CN1697079A
公开(公告)日：2005-11-16
申请号：CN200410094243.2
申请日：2004-12-24
Applicant: 三星电子株式会社
IPC: G11C11/407 , G11C7/00
Abstract: 本发明提供了一种具有双数据速率1 (DDR1)和DDR2运行模式的同步动态随机存取存储器件及其操作方法。一种双数据速率动态随机存取存储(DDR DRAM)器件，可通过模式选择电路以双DDR模式运行，该模式选择电路构造成可用于DDR DRAM的双数据速率(DDR) 1运行模式或者用于DDR DRAM的DDR2运行模式。
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公开(公告)号：CN117882452A
公开(公告)日：2024-04-12
申请号：CN202280058687.7
申请日：2022-10-11
Applicant: 三星电子株式会社
Abstract: 本公开涉及用于支持比第4代(4G)通信系统(诸如，长期演进(LTE))的数据传输速率高的数据传输速率的第5代(5G)或准5G通信系统。根据本公开的各种实施例，一种基站装置的操作方法包括以下步骤：在根据时分双工(TDD)配置的上行链路区间中从设置了定时提前(TA)的终端接收上行链路信号；通过具有功率放大器作为发送端的基站的发送路径，在接收所述上行链路信号的结束点与所述TDD配置的下行链路区间的开始点之间的特定时间段内发送提前信号；以及在下行链路区间中将下行链路信号发送到所述终端。
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Patent Agency Ranking
公开(公告)号：CN100424877C
公开(公告)日：2008-10-08
申请号：CN200510081784.6
申请日：2005-06-03
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242 , H01L21/768
Abstract: 本发明涉及一种使用例如同步动态随机存取存储器(SDRAM)电路的方法和利用该方法形成的器件。在一个所描述的实施例中，在SDRAM的存储阵列部件的上方淀积并依次构图三层金属层。相对较宽的电源导线被布设于第三金属层上，使得第一和第二金属层上的电源导线在尺寸上缩短或者在一些情况下可以去除。所述相对较宽的电源导线因而能够为存储阵列提供更稳定的供电，并且也能在第一和/或第二金属上空出一部分空间以用于布设附加的和/或占用更宽空间的信号线。还描述和要求了其它的实施例。
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公开(公告)号：CN101140792A
公开(公告)日：2008-03-12
申请号：CN200710147300.2
申请日：2007-09-06
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: G11C7/1072 , G11C7/1057 , G11C7/22 , G11C7/222 , G11C11/4076 , G11C11/4093
Abstract: 一种同步半导体存储器件包括输出控制信号发生器，其响应于通过将内部时钟信号除以n获得的延迟内部时钟信号、通过延迟该内部时钟信号获得的第一采样信号和第二采样信号、通过将内部时钟信号除以n获得的第一输出控制时钟信号、以及列地址选通(CAS)等待时间信号，而生成与通过延迟读取信息信号所获得的信号对应的输出控制信号。该同步半导体存储器件还包括数据输出缓冲器，其通过响应于所述输出控制信号以及所述第一输出控制时钟信号而缓冲内部数据，来输出数据。
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公开(公告)号：CN1310327C
公开(公告)日：2007-04-11
申请号：CN03154398.7
申请日：2003-08-22
Applicant: 三星电子株式会社
IPC: H01L27/00 , H03H11/30 , H03K19/003 , G11C5/02
CPC classification number: H04L25/028 , H04L25/0278 , H04L25/0292
Abstract: 半导体集成电路包括连接到总线的至少一个焊接区、用于经由所述焊接区从内部电路向外部发送信号的发送器、用于终止所述总线的端接电路。所述发送器和端接电路布置在所述焊接区周围，减小了半导体集成电路的尺寸。
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公开(公告)号：CN114267390A
公开(公告)日：2022-04-01
申请号：CN202111085491.0
申请日：2021-09-16
Applicant: 三星电子株式会社
IPC: G11C11/406
Abstract: 一种存储器设备，包括：存储器单元阵列，包括多个存储器单元行；地址缓冲器，配置为存储所述多个存储器单元行的目标行的地址，其中目标行的地址已被重复访问；最少访问输出电路，配置为当目标行之中有多个行具有相同的最少访问计数时，基于选择命令值选择具有相同的最少访问计数的所述多个行中的任何一个作为最少访问行，并配置为输出最少访问行的索引值；以及控制电路，配置为输出命令，该命令指示用访问行的地址替换与最少访问行的索引值对应的地址并将访问行的地址存储在地址缓冲器中。
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公开(公告)号：CN1485918A
公开(公告)日：2004-03-31
申请号：CN03154398.7
申请日：2003-08-22
Applicant: 三星电子株式会社
CPC classification number: H04L25/028 , H04L25/0278 , H04L25/0292
Abstract: 半导体集成电路包括连接到总线的至少一个焊接区、用于经由所述焊接区从内部电路向外部发送信号的发送器、用于终止所述总线的端接电路。所述发送器和端接电路布置在所述焊接区周围，减小了半导体集成电路的尺寸。
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