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公开(公告)号：CN1162867C
公开(公告)日：2004-08-18
申请号：CN00102790.5
申请日：2000-01-12
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/408
CPC classification number: G11C11/4074 , G11C11/406 , G11C11/40615 , G11C11/40622
Abstract: 一种能够选择性地仅针对多个存储体的一部分执行自刷新操作的动态随机存取存储器(DRAM)，包括多个用于选择存储体存储单元字行的行译码器、用于产生在自刷新模式期间连续变化的内部地址的地址发生器、刷新存储体指定电路和存储体选择译码器。所述自刷新操作仅仅针对所选择的存储体或其中已经存储了数据的存储体执行，从而使功率损耗最小。
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公开(公告)号：CN1441437A
公开(公告)日：2003-09-10
申请号：CN03119863.5
申请日：2003-02-04
Applicant: 三星电子株式会社
CPC classification number: G11C29/785 , G11C29/72 , G11C2029/1208
Abstract: 一种半导体存储器件以及其中可用的缺陷单元地址编程电路。已封装的半导体存储器件包括：存储单元阵列；多个冗余存储单元，用于修复缺陷存储单元；比较器，用于比较在测试已封装的半导体存储器件的测试过程中从存储单元输出的数据，并产生比较对应信号；模式设置寄存器，用于存储外部施加的缺陷单元地址编程控制信号；地址产生电路，用于产生内部地址；缺陷单元地址编程电路，当比较一致信号指示检测到缺陷存储单元时，锁存来自地址产生电路的内部地址，并且对缺陷单元地址编程；以及缺陷单元地址解码电路，用于当从地址产生电路输出的内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时，产生冗余存储单元选择信号。
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公开(公告)号：CN100421175C
公开(公告)日：2008-09-24
申请号：CN03119863.5
申请日：2003-02-04
Applicant: 三星电子株式会社
CPC classification number: G11C29/785 , G11C29/72 , G11C2029/1208
Abstract: 一种半导体存储器件以及其中可用的缺陷单元地址编程电路。已封装的半导体存储器件包括：存储单元阵列；多个冗余存储单元，用于修复缺陷存储单元；比较器，用于比较在测试已封装的半导体存储器件的测试过程中从存储单元输出的数据，并产生比较对应信号；模式设置寄存器，用于存储外部施加的缺陷单元地址编程控制信号；地址产生电路，用于产生内部地址；缺陷单元地址编程电路，当比较一致信号指示检测到缺陷存储单元时，锁存来自地址产生电路的内部地址，并且对缺陷单元地址编程；以及缺陷单元地址解码电路，用于当从地址产生电路输出的内部地址和从缺陷单元地址编程电路输出的缺陷单元地址相对应时，产生冗余存储单元选择信号。
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公开(公告)号：CN1099117C
公开(公告)日：2003-01-15
申请号：CN95105495.3
申请日：1995-05-19
Applicant: 三星电子株式会社
IPC: G11C11/34
CPC classification number: G11C7/1006 , G11C7/10
Abstract: 本发明涉及到一种半导体存储器件及借助于含有多路I/O线的芯片结构能实现高带宽的一种信号线的排列方法。半导体存储器件包括：由多个含有大量存储单元的参考块组成的阵列，多个沿芯片长度方向延伸的字线，多个沿垂直于芯片长度的方向延伸的位线，多个排列在阵列上部并沿垂直方向延伸的数据I/O线，以及多个沿垂直方向排列且邻近于数据I/O线和互补数据I/O线用来控制各对位线到数据I/O线的连接的列选择线。
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公开(公告)号：CN1040707C
公开(公告)日：1998-11-11
申请号：CN93120447.X
申请日：1993-12-07
Applicant: 三星电子株式会社
IPC: G11C11/407 , H01L27/105
CPC classification number: G11C29/808
Abstract: 一种行冗余电路，能使熔丝盒修复甚至毗邻正规存储单元阵列中有毛病的正规存储单元。该行冗余电路包括：第一存储单元阵列，它包含第一冗余存储单元阵列；第二存储单元阵列，它毗邻第一存储单元阵列，并包含第二冗余存储单元阵列；第一和第二读出放大器，用以从第一和第二存储单元阵列读出数据；第一和第二熔丝盒，各个接收用以选择块选择地址信号和行地址信号，和第一和第二冗余字线驱动器，接收各熔丝盒的输出并分别提供冗余字线驱动信号。
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Patent Agency Ranking
公开(公告)号：CN1149187A
公开(公告)日：1997-05-07
申请号：CN95105495.3
申请日：1995-05-19
Applicant: 三星电子株式会社
IPC: G11C11/34
CPC classification number: G11C7/1006 , G11C7/10
Abstract: 本发明涉及到一种半导体存储器件及借助于含有多路I/O线的芯片结构能实现高带宽的一种信号线的排列方法。半导体存储器件包括：由多个含有大量存储单元的参考块组成的阵列，多个沿芯片长度方向延伸的字线，多个沿垂直于芯片长度的方向延伸的位线，多个排列在阵列上部并沿垂直方向延伸的数据I/O线，以及多个沿垂直方向排列且邻近于数据I/O线和互补数据I/O线用来控制各对位线到数据I/O线的连接的列选择线。
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公开(公告)号：CN1018401B
公开(公告)日：1992-09-23
申请号：CN90104919.0
申请日：1990-06-20
Applicant: 三星电子株式会社
IPC: G11C7/00
CPC classification number: G11C8/12 , G11C11/4072 , G11C11/4096 , G11C11/4097 , G11C29/34 , G11C29/36
Abstract: 本发明公开了一种在存储装置(DRAM)中改进的高速写测试方法，通过该方法能够在内部或在外部把相同的数据写入存储装置的存储单元阵列的所有存储单元。位线的排列方式是，在整个存储单元阵列中位线B/L和B/L是交替的，以便使一条字线仅与一种位线(B/L或B/L)相连，由数据控制器构成的数据供给电路根据与被选字线相连的位线种类控制输入/输出驱动器。
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公开(公告)号：CN1052209A
公开(公告)日：1991-06-12
申请号：CN90104919.0
申请日：1990-06-20
Applicant: 三星电子株式会社
IPC: G11C7/00
CPC classification number: G11C8/12 , G11C11/4072 , G11C11/4096 , G11C11/4097 , G11C29/34 , G11C29/36
Abstract: 本发明公开了一种在存储装置(DRAM)中改进的高速写测试方法，通过该方法能够在内部或在外部把相同的数据写入存储装置的存储单元阵列的所有存储单元。位线的排列方式是，在整个存储单元阵列中位线B/L和B/L是交替的，以便使一条字线仅与一种位线(B/L或B/L)相连，由数据控制器构成的数据供给电路根据与被选字线相连的位线种类控制输入/输出驱动器。
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