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公开(公告)号：CN111211039B
公开(公告)日：2020-11-20
申请号：CN201910048694.9
申请日：2019-01-18
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/02 , H01L21/762
摘要： 本发明提供了一种沟槽隔离结构的形成方法。通过在沟槽中填充含氧绝缘层，并进一步注入硼离子以形成氧化硼，从而可利用含氧化硼的含氧绝缘层构成沟槽隔离结构的绝缘材料，相当于提高了沟槽隔离结构其绝缘材料的绝缘性能，有利于同时改善沟槽隔离结构的隔离性能与填沟能力。
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公开(公告)号：CN111430294A
公开(公告)日：2020-07-17
申请号：CN202010431422.X
申请日：2020-05-20
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/762 , H01L29/06
摘要： 本发明提供一种沟槽隔离结构的制作方法以及一种半导体器件。所述制作方法对于基片上较窄的一类沟槽和较宽的二类沟槽，先用牺牲层覆盖在预处理基片的上表面以及一类沟槽上并露出二类沟槽，在形成第一填充介质并进行第一平坦化工艺时，利用牺牲层作为终止层去掉牺牲层上的第一填充介质，然后去除牺牲层，在形成第二填充介质时，由于保留在二类沟槽内的第一填充介质抬高了二类沟槽的底表面，所述第二填充介质位于二类沟槽区域的上表面高于其位于一类沟槽区域的上表面，在执行第二平坦化工艺时，二类沟槽区域的研磨量较一类沟槽区域大，可以改善现有沟槽隔离结构的凹陷(dishing)问题，从而有助于提高沟槽隔离结构的表面平整度。
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公开(公告)号：CN111426701A
公开(公告)日：2020-07-17
申请号：CN201910552496.6
申请日：2019-06-25
申请人： 合肥晶合集成电路有限公司
IPC分类号： G01N21/956 , H01L21/66
摘要： 本发明公开了一种晶圆缺陷检测方法及其装置，所述检测方法及其装置属于晶圆检测技术领域。所述检测方法包括：依据待检测的电路布局区域，形成相应的图形；依据所述图形，获取所述晶圆上符合所述图形的区域，设定为相应的所述电路布局区域的晶圆待检区；依据不同的所述电路布局区域设定至少一检测参数；依据所述至少一检测参数，对所述电路布局区域的晶圆待检区进行检测；依据预设的判断方法，判断所述电路布局区域的晶圆待检区中是否存在晶圆缺陷区。本发明解决了现有的矩形检测区域对不同电路布局区域难以达到同时聚焦的焦距条件的问题。
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公开(公告)号：CN111312595A
公开(公告)日：2020-06-19
申请号：CN202010139900.X
申请日：2020-03-03
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/48
摘要： 本发明提供了一种金属互连层的制作方法，包括：提供半导体基底，半导体基底中开设有至少一个凹槽；形成一金属层于半导体基底上，金属层填充凹槽并向上凸出凹槽至第一高度，金属层还覆盖半导体基底的顶表面，并且金属层中覆盖半导体基底的顶表面的顶部位置对应于第二高度的位置，第一高度高于第二高度；刻蚀金属层中至少对应于凹槽上方的部分，以使金属层中对应于凹槽上方的部分的顶部位置降低至第三高度的位置，第三高度与第二高度之间的高度差小于第一高度和第二高度之间的高度差。本发明提供的金属互连层的制作方法可以确保最终制得的金属互连层的电阻特性和稳定性。
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公开(公告)号：CN111211086A
公开(公告)日：2020-05-29
申请号：CN201910394693.X
申请日：2019-05-13
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/762
摘要： 本发明提供了一种半导体结构的形成方法。在去除掩膜叠层时，依次去除掩膜叠层中的上层膜层以暴露出底层薄膜层，并利用干法刻蚀工艺刻蚀底层薄膜层，以提高对底层薄膜层的刻蚀均匀性，改善膜层材料的残留现象。同时，基于干法刻蚀工艺的各向异性刻蚀的特性，还可以缓解沟槽隔离结构被侧向钻蚀的问题。
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公开(公告)号：CN110739313A
公开(公告)日：2020-01-31
申请号：CN201810796535.2
申请日：2018-07-19
申请人： 合肥晶合集成电路有限公司
发明人： 陈耿川
IPC分类号： H01L27/11521
摘要： 本发明提供一种非易失性存储器单元、阵列及制备方法，该存储器单元包括一衬底、一栅极结构、一源极区域及一漏极区域，其中，栅极结构形成于衬底上，栅极结构自下而上依次包括第一栅介质层、第一导电层、第二栅介质层及第二导电层，源极区域形成于衬底中，源极区域包括一N型重掺杂源区，漏极区域形成于衬底中，漏极区域包括一N型掺杂漏区及一形成于N型掺杂漏区中的P型重掺杂漏区，源极区域与漏极区域分别位于栅极结构的两端，且N型掺杂漏区及P型重掺杂漏区均水平延伸至栅极结构下方，与栅极结构部分交迭。本发明的非易失性存储器单元及阵列在具有带间隧穿编程能力的同时，保留了N沟道较高的读取电流的优点。
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公开(公告)号：CN110676162A
公开(公告)日：2020-01-10
申请号：CN201810717248.8
申请日：2018-07-03
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L21/285 , H01L29/45
摘要： 本发明提供了一种金属硅化物层的形成方法、半导体器件及其形成方法。通过在金属层和衬底之间形成缓冲材料层，从而在热退火工艺的过程中，可使金属层中的金属粒子能够在缓冲材料层的缓冲作用下穿过缓冲材料层，并扩散到衬底中，有利于减小金属粒子在衬底中的扩散速度和扩散深度，进而能够减缓金属和衬底中的硅的反应速度。如此一来，即能够有效降低所形成的金属硅化物发生聚集的风险，从而可避免在衬底中引发大量的针孔缺陷，并可改善所形成的金属硅化物层的界面粗糙度。
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公开(公告)号：CN112034677A
公开(公告)日：2020-12-04
申请号：CN202010979691.X
申请日：2020-09-17
申请人： 合肥晶合集成电路有限公司
摘要： 本发明公开一种套刻标记、套刻标记方法及套刻测量方法，其至少包括以下步骤：提供第一材料层；在第一材料层上形成第一标记组，第一标记组为中心对称图形；在第一材料层上形成第二材料层在所述第二材料层上形成与所述第一标记组对应的第二标记组，所述第二标记组为中心对称图形；所述第二标记组与所述第一标记组的对称中心位于同一垂直线上在所述第二材料层上形成第三材料层；在所述第三材料层上形成与所述第一标记组和所述第二标记组对应的第三标记组，所述第三标记组为中心对称图形；所述第三标记组与所述第二标记组和所述第一标记组的对称中心位于同一垂直线上。本发明解决了现有的三层套刻需要多个掩模版，且对准精度差，占用结构空间的问题。
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公开(公告)号：CN111276456B
公开(公告)日：2020-12-04
申请号：CN202010099798.5
申请日：2020-02-18
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L23/48 , H01L23/535 , H01L21/768
摘要： 本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供一衬底，所述衬底上形成有介质层；形成通孔于所述介质层中；形成不完全固化的保护层于所述通孔中，且所述保护层将所述介质层掩埋在内；采用溶剂去除部分厚度的所述保护层，以使得所述保护层的顶表面不超出所述介质层的顶表面；形成沟槽于部分厚度的所述介质层中，所述沟槽的底部与所述通孔连通；以及，去除剩余的所述保护层，以重新暴露出所述沟槽的底部下方的所述通孔。本发明的技术方案使得半导体器件的生产时间缩短，进而使得生产成本降低且产率提高。
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公开(公告)号：CN111599813A
公开(公告)日：2020-08-28
申请号：CN202010454977.6
申请日：2020-05-26
申请人： 合肥晶合集成电路有限公司
IPC分类号： H01L27/11517 , H01L27/11521 , H01L27/11563 , H01L27/11568
摘要： 本发明提出一种半导体结构的制造方法，包括：提供一衬底，所述衬底包括第一区域和第二区域；形成第一多晶硅层于所述衬底上，所述第一多晶硅层覆盖所述第一区域和所述第二区域；形成层叠结构于所述第一多晶硅层上；形成保护层于所述层叠结构上；形成图案化的光阻层于所述保护层上，所述图案化的光阻层暴露出所述第二区域上的所述保护层；移除所述第二区域上的所述保护层及所述层叠结构，以暴露出所述第二区域上的所述第一多晶硅层；移除所述图案化的光阻层；形成第二多晶硅层于所述第一区域上的所述保护层及所述第二区域上的所述第一多晶硅层上。本发明提出的半导体结构的制造方法可以保证层叠结构的完整性，提高半导体器件的稳定性。
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