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公开(公告)号：CN116230045A
公开(公告)日：2023-06-06
申请号：CN202310222650.X
申请日：2023-03-08
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: G11C11/16
Abstract: 本发明提供一种写入驱动电路，包括背偏生成电路和磁隧道结电路，所述背偏生成电路的第一输入端用于获取写入数据，所述背偏生成电路的第二输入端用于获取读写控制信号，通过对写入数据和读写控制信号进行分析，提供与所述写入数据和读写控制信号相适配的背栅偏压，将所述背栅偏压作为所述磁隧道结电路的控制信号，从而能够根据实际读写情况所需的驱动能力，对写“0”、写“1”和读分别提供不同的背栅偏压，能够有效降低电路功耗。同时避免了传统字线驱动电路电源VCOM切换时间较长的问题，提高MRAM电路读写的速度，并且背栅调节功能应用到字线驱动电路设计中，可以很好的解决MRAM写入操作的超压问题，提高电路的可靠性。
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公开(公告)号：CN112818631B
公开(公告)日：2023-06-06
申请号：CN202011636413.0
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/398
Abstract: 本发明涉及一种平面晶体管的设计准则及平面晶体管，包括：使用优先方法将关键的设计准则进行评估并划分成4个级别；对所述设计准则优先级排序的第一级别为：新规则；对所述设计准则优先级排序的第二级别为：区域关键规则；对所述设计准则优先级排序的第三级别为：设计关键规则；对所述设计准则优先级排序的第四级别为：产量关键规则；所述第一级别的优先级最高，所述第四级别的优先级最低；使用优先方法评估所述设计准则以及所述设计准则设计的创新的设计布局，将所述平面晶体管的设计准则和设计架构达到最佳化。
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公开(公告)号：CN116072535A
公开(公告)日：2023-05-05
申请号：CN202310055946.7
申请日：2023-01-18
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: H01L21/308 , H01L21/027
Abstract: 本申请涉及半导体技术领域，特别是涉及一种沟槽的制备方法。一种沟槽的制备方法包括：提供基底，基底包括待第一刻蚀区；在基底上形成光刻胶层，光刻胶层覆盖基底的上表面；在光刻胶层对应第一待刻蚀区的位置设置Sbar标记，Sbar标记的宽度小于第一待刻蚀区的宽度；对Sbar标记及光刻胶层进行光刻，以得到图形化光刻胶层，图形化光刻胶层对应第一待刻蚀区的位置内形成有第一开口，第一开口内对应Sbar标记的位置具有预设厚度的残留光刻胶层；基于图形化光刻胶层对基底进行刻蚀，以于基底内形成第一沟槽，第一沟槽的底部呈阶梯状。本方法通过在光刻胶层对应第一待刻蚀区的位置设置Sbar标记，达到了同一个沟槽内产生不同的刻蚀深度。
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公开(公告)号：CN116052497A
公开(公告)日：2023-05-02
申请号：CN202211573695.3
申请日：2022-12-08
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
Abstract: 本发明提供一种半导体混合实境培训方法、装置、电子设备及存储介质，对于所获取的使用者的目标考核事件，可以对该目标考核事件所在的现场环境进行虚拟化，以建立该现场环境的虚拟画面；进而，调取已建立的三维虚拟实境的实体画面，对该实体画面与虚拟画面进行整合输出；进一步，捕捉使用者在所输出画面中的行为反应，并基于所捕捉的使用者的行为反应输出使用者的考核结果。基于本发明，能够藉由混合实境的模式，模拟人员在在半导体厂内对操作流程的学习、安全管理的教育、突发事件的反应，做正确及完整的教育培训。采取的是类似情景学习，能加强人员学习的吸收效果，达成演练的成效。
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公开(公告)号：CN112836462B
公开(公告)日：2023-04-28
申请号：CN202011636419.8
申请日：2020-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 锐立平芯微电子(广州)有限责任公司
IPC: G06F30/392 , G06F30/398
Abstract: 本申请涉及一种标准单元制备方法、标准单元、集成电路及系统芯片，所述方法包括提供第一标准单元，所述第一标准单元包括至少一个标准阈值电压器件，且所述标准阈值电压器件为采用全耗尽绝缘体上硅工艺制成；形成背压通孔，所述背压通孔沿第一标准单元的厚度方向向下延伸并贯穿氧化埋层；于所述背压通孔内形成导电插塞；向所述导电插塞的另一端施加正向偏压，使得所述第一标准单元的开关速度达到第二标准单元的开关速度，其中，所述第一标准单元的高度小于所述第二标准单元的高度。本申请实现了用户在利用新的标准单元库设计时，在同等体硅工艺单元库面积下，带来更大的驱动电流，有效满足了全耗尽绝缘体上硅工艺设计的需求。
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Patent Agency Ranking
公开(公告)号：CN115377006A
公开(公告)日：2022-11-22
申请号：CN202211290485.3
申请日：2022-10-21
Applicant: 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/8238
Abstract: 本申请公开了一种三维堆叠半导体器件的制作方法，可应用于半导体器件制造技术领域，该方法中，先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属‑半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。由此，通过外延叠层、选择性蚀刻及氧化的方式，减小了半导体器件的互连电阻以及RC延迟。
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公开(公告)号：CN114512396A
公开(公告)日：2022-05-17
申请号：CN202210107875.6
申请日：2022-01-28
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/28 , H01L21/8238
Abstract: 本申请公开了一种金属栅极的制备方法及CMOS器件的制备方法，通过将位于PMOS区域伪栅沟槽以外以及PMOS区域伪栅沟槽内至少槽口处的P型金属功函数层去除掉，使得PMOS区域伪栅沟槽至少槽口处的宽度增大，且PMOS区域伪栅沟槽的顶部高度也减小，从而在很大程度上减小PMOS区域伪栅沟槽的深宽比，主要是减小PMOS区域伪栅沟槽槽口处的深宽比，进而在向PMOS区域的伪栅沟槽内填充金属作为金属栅电极层时，不易在PMOS区域的伪栅沟槽的顶部发生突悬而造成空洞，即改善了向PMOS区域伪栅沟槽内填充金属的填充效果，这将大大增加CMOS器件的可靠性，提高CMOS器件的良品率。
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公开(公告)号：CN114388428A
公开(公告)日：2022-04-22
申请号：CN202210031918.7
申请日：2022-01-12
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
IPC: H01L21/762 , H01L21/3105
Abstract: 本申请实施例公开了一种介电层平坦度优化的方法及装置，该方法用于集成电路器件，集成电路器件的表面分为密集区和空旷区，密集区存在器件凸起，空旷区无器件凸起，该方法包括：对集成电路器件进行成膜处理，生成介电层以及第一研磨层；对第一研磨层进行平坦化处理，获得第一研磨面，处理后的第一研磨面位于介电层以及第一研磨层之间；基于介电层和第一研磨层的刻蚀比例，对第一研磨面进行刻蚀，获得第二研磨面，第二研磨面位于介电层，且研磨面的平坦度大于平坦度阈值。本方案提供的技术可以将介电层全局落差降至最小，不仅满足工艺需求，也大大增加了后续工艺窗口。
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公开(公告)号：CN114388270A
公开(公告)日：2022-04-22
申请号：CN202210031920.4
申请日：2022-01-12
Applicant: 澳芯集成电路技术(广东)有限公司 , 广东省大湾区集成电路与系统应用研究院
Abstract: 本发明涉及MIM电容技术领域,公开了一种高平坦度的下极板的MIM电容及其制造方法，在本发明的制造方法中，通过将TEOS与氧气反应后生成的二氧化硅沉积在衬底上，能够为第一金属层提供一个优质的PVD淀积生长起始层，从而使生成的第一金属层更加匀质、稳定；在本发明的方法中，通过物理气相方法生长第一金属层即第一铝层、第三金属层即钛层和下盖板层后，然后使用化学气相沉积生长电介质层，在该化学气相沉积工艺中铝层和钛层的接触面会反应生成铝钛合金，该铝钛合金会抑制铝层的原子向上迁移，进而避免铝层出现鼓包的现象。
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公开(公告)号：CN114361042A
公开(公告)日：2022-04-15
申请号：CN202111677290.X
申请日：2021-12-31
Applicant: 广东省大湾区集成电路与系统应用研究院 , 澳芯集成电路技术(广东)有限公司
IPC: H01L21/48 , H01L29/04 , H01L23/498 , H01L25/16
Abstract: 本发明提供了一种系统级芯片及其制作方法，通过衬底基板的多晶硅衬底实现高阻率衬底，及通过衬底基板的单晶硅衬底实现低阻率衬底；进而能够通过高阻率的多晶硅衬底支持射频芯片结构的功能，及通过低阻率的单晶硅衬底支持逻辑控制芯片结构的功能，达到在系统级芯片中实现逻辑控制芯片结构和射频芯片结构兼容的目的。
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