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公开(公告)号：CN112329536A
公开(公告)日：2021-02-05
申请号：CN202011071997.1
申请日：2020-10-09
Applicant: 东南大学
Abstract: 本发明公开了一种基于交替对抗迁移学习的单样本人脸识别方法，属于计算、推算或计数的技术领域。该方法，采集待识别者的单张人脸样本并标注，设定该图像集合为“源域”；采集应用场景下的大量无标注人脸样本，设定该图像集合为“目标域”；搭建深度对抗迁移神经网络，在特征提取模块中增加特征通道加权模块，并使用大数据集对卷积网络特征提取器进行预训练；以“源域”图片与“目标域”图片为输入，对图片的标签的预测为输出；采用交替冻结的方式轮替训练特征提取器和特征通道加权模块，通过特征通道加权模块的特征重校准使得卷积网络特征提取器充分学习到样本整体分布以提取出高聚类的特征，并最终提高深度对抗迁移神经网络的人脸识别精度。
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公开(公告)号：CN108899369B
公开(公告)日：2020-11-03
申请号：CN201810682926.1
申请日：2018-06-27
Applicant: 东南大学
IPC: H01L29/78 , H01L29/267
Abstract: 本发明提出了一种石墨烯沟道碳化硅功率半导体晶体管，其元胞结构包括：N型衬底，衬底表面的N型漂移区，在漂移区两端设置P型基区，各P型基区内分别设有P+型体接触区和N+型源区，在N型漂移区的表面设有栅氧层且所述栅氧层的两端分别延伸进入两侧的P型基区，在栅氧层的表面设有多晶硅栅。其特征在于P型基区表面内嵌有作为沟道的石墨烯条且石墨烯条的两端分别触及N+型源区与P型基区之间的边界和P型基区与N型漂移区之间的边界，在栅宽方向呈蜂窝状分布，器件的导电沟道仍由石墨烯构成，在维持基本不变的导通电阻和电流传输能力下，P型基区被石墨烯条间隔开来，增强辅助耗尽的作用，进一步减小器件整体关态漏电电流，提高击穿电压。
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公开(公告)号：CN110212767B
公开(公告)日：2020-08-04
申请号：CN201910359716.3
申请日：2019-04-30
Applicant: 东南大学
IPC: H02M3/335
Abstract: 本发明公开了实现LLC谐振变换器多步调频的数字控制方法，属于发电、变电或配电的技术领域。该方法通过包括电压采样电路、以微控制器为核心的控制电路、隔离驱动电路的系统实现，在每个周期内采样输出电压值，当输入电压或输出负载变化引起输出电压波动时，通过电压采样电路采集分压电阻上的电压值，由以微控制器为核心的控制电路比较输出电压采样值与设定值后计算得到最大增益或最小增益值点对应的频率并切换至该频率点，在消除输入电压或输出负载变化引起的输出电压波动后，使LLC变换器工作在要求的开关频率处并依据输出电压偏离设定值的差值对输出电压进行PI调节，最终使输出电压稳定，提高了动态响应速度。
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公开(公告)号：CN111354794A
公开(公告)日：2020-06-30
申请号：CN201811583692.1
申请日：2018-12-24
Applicant: 东南大学 , 无锡华润上华科技有限公司
IPC: H01L29/78 , H01L21/336
Abstract: 本发明涉及一种功率半导体器件及其制造方法，所述器件包括：衬底；漏极金属；漂移区；基区；栅结构；第一导电类型掺杂区，在基区远离栅结构的一侧与基区接触；源区，设于基区中、第一导电类型掺杂区与栅结构之间；接触金属，设于第一导电类型掺杂区上，与下方的第一导电类型掺杂区形成具有整流特性的接触势垒；源极金属，包裹接触金属，并与源区接触。本发明在源极金属底部引入具有整流特性的接触势垒的接触金属，同时在接触金属的下方加入第一导电类型掺杂区，替代了传统功率器件中寄生的体二极管来完成续流的功能，续流导通压降明显降低，并且器件的反向恢复速度更快于传统功率器件的寄生体二极管的反向恢复速度。
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公开(公告)号：CN111354777A
公开(公告)日：2020-06-30
申请号：CN201811585004.5
申请日：2018-12-24
Applicant: 东南大学 , 无锡华润上华科技有限公司
IPC: H01L29/06 , H01L29/10 , H01L29/778
Abstract: 本发明涉及一种低导通电阻的异质结半导体器件，包括：金属漏电极，衬底，缓冲层，缓冲层内设有电流阻挡层，在缓冲层上设有栅极结构，所述栅极结构包括金属栅电极，GaN柱，AlGaN层，所述金属栅电极上方设有金属源电极，所述电流阻挡层包括多级电流阻挡层且各层的对称中心共线，各级电流阻挡层环形内口自上而下逐级减小，有效限制了峰值电场并使其远离沟道，保证了器件耐压能力，同时减少了电流损失，AlGaN层和GaN柱在缓冲层上方呈蜂窝状分布，产生多段沟道电流，有效提高了电流能力，使得器件在导通时获得更高的开态电流，从而降低了器件的导通电阻。
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Patent Agency Ranking
公开(公告)号：CN111047033A
公开(公告)日：2020-04-21
申请号：CN201911093194.3
申请日：2019-11-11
Applicant: 东南大学
IPC: G06N3/063
Abstract: 本发明公开了一种面向宽电压的在线时序检错纠错电路，涉及集成电路计算、推算、计数的技术领域，包括：在线时序检错单元、在线时序纠错单元、控制信号发生单元。在线时序检错单元仅由9个CMOS晶体管构成，面积开销小，在超低电压(0.4~0.6V)下保持稳定的检错性能；在线时序纠错单元由基于传输门的数据选通触发器构成，可同时实现检测数据采集和在线时序错误纠正，结构简单，功耗开销低；控制信号发生单元仅由反相器控制系统全局时钟信号，产生检测控制信号。本发明结构简单、性能稳定，在宽电压下应用于神经网络硬件加速器，可在线实现同一周期多次时序检错和纠错，极大地提高加速器吞吐量，降低系统能耗。
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公开(公告)号：CN110932713A
公开(公告)日：2020-03-27
申请号：CN201911093269.8
申请日：2019-11-11
Applicant: 东南大学
IPC: H03K19/0175 , H03K19/0185 , H03K19/00 , H03K19/017 , H03K19/003 , G06N3/04
Abstract: 本发明公开了一种用于卷积神经网络硬件加速器的时序弹性电路，涉及数字集成电路领域，适用于卷积神经网络硬件加速器的时序错误检测和校正。时序弹性电路包括：基于数据跳变检测的时序错误检测单元、在线校正单元和时钟控制单元，其中时序错误检测单元由13个晶体管构成，检测窗口长度可根据不同的工艺、电压、温度、老化程度条件进行调节；时序错误校正单元采用功耗较小的传统的锁存器结构，由10个晶体管构成；时钟控制单元生成时钟反向信号和检测窗口时钟信号，不检测时钟上升沿附近的数据延时，提高了电路的错误容忍度。结合卷积神经网络本身的容错性，本发明能够节省传统电路保留的过多时序裕度，且在保证数据精度的同时，降低电路的功耗。
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公开(公告)号：CN107579670B
公开(公告)日：2020-02-18
申请号：CN201710847206.1
申请日：2017-09-19
Applicant: 东南大学
Abstract: 一种同步整流原边反馈反激式电源的恒压输出控制系统，包括单输出DAC中点采样模块、采样误差补偿模块、电流检测模块、数字控制模块及PWM驱动模块构成的控制系统，单输出DAC中点采样模块采样辅助绕组的电压信号Vsense，输出副边电流复位时间Tr中点时刻的电压信号Vsense(tmid)，通过基于电流检测模块推算中点采样误差的补偿算法，以修正中点处的辅助绕组上的采样电压，数字控制模块通过补偿后的中点电压信号与系统预设的固定值VREF的误差e(n)，利用比例和积分计算出控制量输出给PWM驱动模块分别控制原边开关管及副边同步整流管，实现对同步整流原边反馈反激式电源的恒压输出控制。
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公开(公告)号：CN110416284A
公开(公告)日：2019-11-05
申请号：CN201910653705.6
申请日：2019-07-18
Applicant: 东南大学
IPC: H01L29/06
Abstract: 一种沟槽型半导体功率器件终端保护结构及功率器件，其功率器件结构包括第一导电类型衬底、第一导电类型缓冲层、第一导电类型漂移区，且在第一导电类型漂移区内设有原胞区和终端保护区，在原胞区外部设有主分压环、次分压环和第一导电类型截止环，在分压环的下方设有第二导电类型屏蔽保护层，该结构特征在于，在相邻的分压环之间设有第二导电类型阱区，且各分压环与第二导电类型阱区之间由第一导电类型漂移区隔离，该结构在形成耗尽层辅助耐压的同时，可以避免相邻分压环之间的电位影响，有效减小了分压环氧化层中的电场强度，提升了终端保护结构的耐压能力，且该结构与原有的制造工艺兼容，在保持成本不变的情况下提高了器件的整体性能。
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公开(公告)号：CN110390384A
公开(公告)日：2019-10-29
申请号：CN201910554533.7
申请日：2019-06-25
Applicant: 东南大学
Abstract: 本发明公开了一种可配置的通用卷积神经网络加速器，属于计算、推算、计数的技术领域。该加速器包括：PE阵列、状态控制器、功能模块、权重缓存区、特征图缓存区、输出缓存区和寄存器栈，状态控制器包括网络参数寄存器和工作状态控制器。通过配置网络参数寄存器对不同规模的网络均能取得优异的加速效果，工作状态控制器控制着加速器工作状态的切换并将控制信号发送至其它模块。权重缓存区、特征图缓存区和输出缓存区均由多个数据子缓存区构成，用于分别存放权重数据、特征图数据和计算结果。本发明能够针对不同的网络特点，配置合适的数据重用模式、阵列尺寸和子缓存区个数，通用性好，功耗低，吞吐量高。
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