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公开(公告)号：CN106656116A
公开(公告)日：2017-05-10
申请号：CN201611226731.3
申请日：2016-12-27
Applicant: 上海交通大学
IPC: H03K5/13
Abstract: 本发明提供一种高线性度的相位插值器，包括：一负载电路，所述负载电路连接一等电位端；一差分对组，所述差分对组连接所述负载电路、一第一信号输入端、一第二信号输入端、一第三信号输入端和一第四信号输入端；一主电流源偏置阵列，所述主电流源偏置阵列连接所述差分对组、一象限控制信号输入端、一第一相位控制信号输入端和一第一偏置电压输入端；和两副电流源偏置阵列，两副电流源偏置阵列分别连接所述主电流源偏置阵列、一第二相位控制信号输入端和一第二偏置电压输入端。本发明的一种高线性度的相位插值器，可以获得高线性度的相位输出。
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公开(公告)号：CN105426274A
公开(公告)日：2016-03-23
申请号：CN201510779979.1
申请日：2015-11-13
Applicant: 上海交通大学
CPC classification number: G06F11/182 , G06F11/1675
Abstract: 本发明公开了一种容软错误的粗粒度可重构阵列，接收阵列的输入数据和阵列的配置信息，包括成阵列排布的多个执行单元。各执行单元包括三个多路复用器、运算器和寄存器堆；各多路复用器的第一输入端皆用于接收阵列的输入数据，第二输入端对应地与寄存器堆的三个输出端相连，第三输入端皆用于接收上一行执行单元的输出，控制端皆用于接收阵列的配置信息中的选择信号，输出端分别连接到运算器的三个输入端，运算器的控制端用于接收阵列的配置信息中的运算指令，运算器的运算结果输出到阵列之外、输出到下一行的任意一个执行单元中以及输出到寄存器堆。本发明硬件代价低，应用灵活，能将执行单元很容易地组织成三模冗余单元，从而实现容错加固功能。
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公开(公告)号：CN119538816A
公开(公告)日：2025-02-28
申请号：CN202311106225.0
申请日：2023-08-29
Applicant: 上海交通大学
IPC: G06F30/34 , G06F30/3312
Abstract: 本发明提供了一种开发可重构处理器时序余量的自适应时钟实现方法及系统，包括：步骤S1：仿真工具对可重构处理器执行的应用程序进行动态时序分析获得延时信息；将延时信息发送至编译器，编译器针对应用程序进行数据流图的产生和映射优化，同时将相应的延迟信息编码到配置信息中，基于编码后的配置信息获取工作负载因子；步骤S2：将工作负载因子和PVT检测模块产生的PVT因子共同输入相位选择模块，相位选择模块根据工作负载因子和PVT因子从多相时钟产生模块产生的多相时钟中选择一个作为自适应时钟，提供给可重构处理器。
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公开(公告)号：CN119149048A
公开(公告)日：2024-12-17
申请号：CN202411390459.7
申请日：2024-09-30
Applicant: 上海交通大学
Abstract: 本发明公开了一种同态加密编译器的基于整数线性规划的规模管理方法，涉及云计算领域。本发明将RNS‑CKKS的规模管理问题形式化为一个整数线性规划问题，从而可以用现有的数学方法进行求解。通过本发明提出的规模管理方法，程序员在编程时可以忽略规模管理的需求，由编译器自动进行管理，不需要程序员介入；相较于现有的同态加密编译器中的规模管理方法，本发明提出的方法可以在更短的时间生成性能更好的程序，有助于推广同态加密的使用。
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公开(公告)号：CN114860195B
公开(公告)日：2024-11-22
申请号：CN202210524189.9
申请日：2022-05-13
Applicant: 上海交通大学
Abstract: 本发明提供了一种真随机数与物理不可克隆函数生成系统，提供了一种在一个片上系统中同时实现TRNG与PUF的方法。本发明的一种实施例包括：在一个ZYNQ FPGA上，基于CMOS Image Sensor的像素输入，利用其暗电流作为熵源，同时实现TRNG与PUF产生。本发明提出的一种TRNG与PUF生成方法，和以往的结构相比，本文中所阐述的电路结构同时可以产生TRNG与PUF，对后处理电路的要求较低，电路简单，消耗资源较少，低成本，且有更好的随机性与可靠性。
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Patent Agency Ranking
公开(公告)号：CN118427501A
公开(公告)日：2024-08-02
申请号：CN202410661141.1
申请日：2024-05-27
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于张量融合的数据流优化方法、装置、设备及介质，包括：获取神经网络编译器中算子节点，并确认算子节点间的矛盾数据流；遍历第一算子和第二算子的矛盾维度，并重新调度矛盾维度对矛盾数据流进行融合；根据当前张量融合的情况对所述第一算子和所述第二算子的切片形状进行重新划分，对重新划分后的切片大小进行调整，使得重新划分后的切片能够将绑定张量对应的中间切片容纳在芯片的缓存区中以消除矛盾，从而使得一对操作符中的任何数据流均能够融合；通过上述方式进行多算子融合过程中，通过解耦优化步骤能够将数据流探索从单算子内部拓展到算子间，得到最优的数据流，克服传统数据流由于需要大量访存的访存瓶颈问题。
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公开(公告)号：CN117319325A
公开(公告)日：2023-12-29
申请号：CN202311277720.8
申请日：2023-09-28
Applicant: 上海交通大学
IPC: H04L49/109 , H04L49/112 , H04L49/111 , H04L49/25 , H04L45/247 , H04L45/18
Abstract: 本发明提供了一种基于逃逸虚拟通道的三维片上网络无死锁路由系统及方法，包括：三维片上网络的虚拟通道配置结构：顶层路由器节点的各个方向具有大于等于2条的虚拟通道，1条虚拟通道为逃逸虚拟通道；有源中介层具有大于等于1条虚拟通道；数据包传输选择模块：选择芯片内数据包、跨芯片数据包的传输方式；其中芯片内数据包使用芯片内部的本地路由器进行传输；跨芯片数据包通过本地边界路由器向下传输至有源中介层，通过有源中介层传输至目的芯片下方，再向上传输进入目的芯片。在具有相同数量虚拟通道时，本发明对虚拟通道的高利用率提高了网络的传输速率。
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公开(公告)号：CN111260048B
公开(公告)日：2023-09-01
申请号：CN202010038189.9
申请日：2020-01-14
Applicant: 上海交通大学
IPC: G06N3/063 , G06N3/048 , G06N3/0442 , G06N3/08
Abstract: 本发明公开了一种基于忆阻器的神经网络加速器中激活函数的实现方法，包括：改造传统的CORDIC算法(改造后的算法称为RRAM‑CORDIC算法)，使其适合于用忆阻器阵列来运算，然后改造忆阻器阵列电路，使其适合于执行RRAM‑CORDIC算法，从而能够运算超越函数，从而能够运算激活函数。本发明的有益效果在于，通过RRAM‑CORDIC算法可以实现各种基于RRAM的激活函数计算，可以根据对精度、运算速度和互连方式与所需要计算的激活函数的种类等需求进行选择，消除了实现超越函数的CMOS电路，可以用更多的计算资源交换矩阵向量乘，从而在RRAM中大大提高了运算效率。
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公开(公告)号：CN112506468B
公开(公告)日：2023-04-28
申请号：CN202011424890.0
申请日：2020-12-09
Applicant: 上海交通大学
Abstract: 本发明提供了一种支持高吞吐多精度乘法运算的RISC‑V通用处理器，包括独立的乘法器数据通路，所述乘法器数据通路将多精度乘法器的数据通路与其他运算单元的数据通路分离，且多精度指令在执行阶段之后直接进入寄存器回写阶段而不用经过访存阶段，减少流水线寄存器的使用并节省面积和功耗，所述多精度乘法器具有独立的数据通路，进行将浮点乘法的结果写入矢量化寄存器文件VRF。本发明提供的一种支持高吞吐多精度乘法运算的RISC‑V通用处理器能高效地处理多精度计算需求。
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公开(公告)号：CN115904507A
公开(公告)日：2023-04-04
申请号：CN202211411460.4
申请日：2022-11-11
Applicant: 上海交通大学
Abstract: 本发明提供了一种面向CGRA的多精度小面积SIMD运算系统、方法、介质及设备，包括编码模块、累加模块和溢出处理模块，编码模块由编码单元、选择器和解码选择单元组成，通过基于Booth算法进行编码操作，并基于模式选择进行数据的解码得到部分积结果；累加模块由多块部分积压缩组成，基于模式选择将不同块的部分积压缩结果进行求和拼接；溢出处理模块通过将累加模块结果进行溢出处理，得到最后的截位数据。本发明的工作精度可以配置，能够支持目前主流的32比特和8比特位宽神经网络应用的高速部署工作，拥有较高的资源利用率，另外通过三级流水的方式进行数据运算处理，保证了1GHz的工作频率。
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