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公开(公告)号：CN112465108B
公开(公告)日：2022-07-22
申请号：CN202011251753.1
申请日：2020-11-11
Applicant: 上海交通大学
Abstract: 本发明公开了一种面向存算一体平台的神经网络编译方法，涉及存算一体领域，包括以下步骤：解析神经网络模型，映射成以计算节点描述的中间表示；进行计算图优化；转换成算子级中间表示；进行算子任务划分并与硬件基本单元绑定；进行算子级优化，减少读取不连续内存的次数和权重映射的次数。本发明根据存算一体计算的特点优化计算流图和神经网络算子，减少图级算子间的中间结果写回的开销，减少了在存算资源不足时需要重新映射权重的次数。
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公开(公告)号：CN114418072A
公开(公告)日：2022-04-29
申请号：CN202210104656.2
申请日：2022-01-28
Applicant: 上海交通大学
Abstract: 本发明公开了一种面向多核忆阻器存算一体平台的卷积算子映射方法，涉及忆阻器存算一体平台技术领域。同时考虑输入数据的局部性及核间通信开销，并将总的通信代价作为优化目标，最终得到整体通信开销较小的映射方案。本发明所提出的方法综合考虑了直接读写存储器带来的通信代价与多核同步所带来的通信代价，可有效重复利用输入数据，发挥忆阻器阵列的并行性，得到通信代价较小的映射方案。本发明所提出的方法实现较为简单，可移植性强，可添加于神经网络编译器后端执行，完成面向忆阻器存算一体平台的卷积算子映射。
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公开(公告)号：CN114139481A
公开(公告)日：2022-03-04
申请号：CN202111444508.7
申请日：2021-11-30
Applicant: 上海交通大学
IPC: G06F30/343 , G06F30/347
Abstract: 本发明提供了一种基于FPGA的多路TDC布局布线方法及系统，包括：电路结构规划步骤：使用多链式时钟内插型TDC结构，根据时钟频率对链数进行调节，产生相应数量的时钟相位，对时钟进行均分；电路布局规划步骤：将多路TDC均匀布局在FPGA的各个时钟域内，每个时钟域内TDC电路布局成树形结构；电路布线规划步骤：使被测信号到每条链、每个采样标记触发器的时间具有同步性。本发明具有普适性。无需基于特定FPGA进行二次调整，适应所有综合、布局布线算法，适用于多路TDC电路，适配多种型号FPGA电路。
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公开(公告)号：CN113821981A
公开(公告)日：2021-12-21
申请号：CN202111171756.9
申请日：2021-10-08
Applicant: 上海交通大学
Abstract: 本发明公开了一种卷积神经网络数据流设计空间分析工具的构建方法和装置，结合硬件特征与计算资源和存储资源的限制，构建面向阵列处理结构的卷积网络数据流设计空间探索方法，为在空间式阵列处理结构上映射卷积神经网络算法提供指导方向。
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公开(公告)号：CN112465108A
公开(公告)日：2021-03-09
申请号：CN202011251753.1
申请日：2020-11-11
Applicant: 上海交通大学
Abstract: 本发明公开了一种面向存算一体平台的神经网络编译方法，涉及存算一体领域，包括以下步骤：解析神经网络模型，映射成以计算节点描述的中间表示；进行计算图优化；转换成算子级中间表示；进行算子任务划分并与硬件基本单元绑定；进行算子级优化，减少读取不连续内存的次数和权重映射的次数。本发明根据存算一体计算的特点优化计算流图和神经网络算子，减少图级算子间的中间结果写回的开销，减少了在存算资源不足时需要重新映射权重的次数。
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Patent Agency Ranking
公开(公告)号：CN112463717A
公开(公告)日：2021-03-09
申请号：CN202011221019.0
申请日：2020-11-05
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了一种粗粒度可重构架构下条件分支实现方法，涉及粗粒度可重构架构领域，在CGRA线上的数据流包括数据位和分支位，首先进行分支发散，然后根据条件判断确定分支位，根据分支位确定分支是否执行，最后进行分支合并。本发明基于发散汇聚的分支实现方法，解决粗粒度可重构处理阵列分支执行能力不足的问题，采用多种发散方式优化嵌套分支的执行，解决嵌套分支执行的控制流复杂的问题，本发明的条件分支实现方法，性能得到提高，功耗显著降低。
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公开(公告)号：CN111475205A
公开(公告)日：2020-07-31
申请号：CN202010135772.1
申请日：2020-03-02
Applicant: 上海交通大学 , 上海航天计算机技术研究所
IPC: G06F9/38 , G06F12/1027
Abstract: 本发明公开了一种基于数据流解耦合的粗粒度可重构阵列结构设计方法以及解耦合单元，涉及计算机协处理器加速领域，通过对造成静态CGRA中流水线停顿的数据流耦合现象归纳为访存、控制等因素导致的数据流速率不同而产生的互相影响，进行解耦合并设计解耦合单元，将其插入不同区域间耦合交互的位置，并将其作为统一的内存访问接口，优化了不同形式的流水线停顿，提高了CGRA的性能和资源利用率。
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公开(公告)号：CN111291529A
公开(公告)日：2020-06-16
申请号：CN202010088759.5
申请日：2020-02-12
Applicant: 上海交通大学
IPC: G06F30/392
Abstract: 本发明公开了一种基于多阶段模拟退火的静态异构可重构阵列布局方法，涉及可重构阵列的互连架构领域。其特征在于，利用图距离来构建异构资源的位置约束，利用分阶段模拟退火的方法来分离所述异构资源在同一次所述模拟退火中的相互影响。本发明通过构建基于图距离的新型代价函数，来解决传统代价函数对异构阵列建模不精确的问题，进而根据不同异构单元的特性，提出分阶段模拟退火的布局方案。与传统方案应用在异构阵列上的结果相比，应用新型代价函数的多阶段模拟退火方法在同等互连资源的条件下可平均提高29.6％的布通率。
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公开(公告)号：CN106656116B
公开(公告)日：2020-02-11
申请号：CN201611226731.3
申请日：2016-12-27
Applicant: 上海交通大学
IPC: H03K5/13
Abstract: 本发明提供一种高线性度的相位插值器，包括：一负载电路，所述负载电路连接一等电位端；一差分对组，所述差分对组连接所述负载电路、一第一信号输入端、一第二信号输入端、一第三信号输入端和一第四信号输入端；一主电流源偏置阵列，所述主电流源偏置阵列连接所述差分对组、一象限控制信号输入端、一第一相位控制信号输入端和一第一偏置电压输入端；和两副电流源偏置阵列，两副电流源偏置阵列分别连接所述主电流源偏置阵列、一第二相位控制信号输入端和一第二偏置电压输入端。本发明的一种高线性度的相位插值器，可以获得高线性度的相位输出。
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公开(公告)号：CN110555516A
公开(公告)日：2019-12-10
申请号：CN201910796486.7
申请日：2019-08-27
Applicant: 上海交通大学
Abstract: 一种基于FPGA的YOLOv2-tiny神经网络低延时硬件加速器实现方法，包括步骤：网络量化；进行基于YOLOv2-tiny的目标检测系统整体硬件架构设计；进行卷积层处理单元设计；双乘法器设计和设计空间探索。本发明可以显著降低整体系统的延时，提高DSP的使用效率。
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