-
公开(公告)号：CN106803429A
公开(公告)日：2017-06-06
申请号：CN201610466671.6
申请日：2016-06-23
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
发明人： O·兰简 , F·E·C·迪塞格尼
摘要： 本公开提供了具有用于存储器的故障监测的电子设备及相关联的方法。一种电子设备，该电子设备包括具有经受瞬态故障和永久故障的多个存储器位置的存储器以及耦接于该存储器的故障检测电路。该故障检测电路被配置成用于：在第一时间读取这些存储器位置，并且在该第一时间基于读取该多个存储器位置确定包括这些瞬态和永久故障的第一故障计数和故障映射签名，并且存储该第一故障计数和故障映射签名。该故障检测电路被配置成用于：在第二时间读取这些存储器位置，并且在该第二时间基于读取这些存储器位置确定包括这些瞬态和永久故障的第二故障计数和故障映射签名，并且将该存储的第一故障计数和故障映射签名与该第二故障计数和故障映射签名进行比较以确定永久故障计数。
-
公开(公告)号：CN106488245A
公开(公告)日：2017-03-08
申请号：CN201610285475.9
申请日：2016-04-29
申请人： 意法半导体国际有限公司
IPC分类号： H04N19/423 , H04N19/436 , H04N19/13
CPC分类号： H04N19/436 , H04N19/91 , H04N19/423 , H04N19/13
摘要： 本披露涉及用于对视频数字数据流进行解码的系统和方法。一种视频解码器包括输入端，该输入端被配置成用于接收有待解码的视频数字数据流的多个仓。与该输入端相关联的处理器和存储器被配置成用于基于包含多个增量范围值和多个概率符号的表格在给定的处理周期中进行对该多个仓中的许多仓的并行解码。
-
公开(公告)号：CN106326177A
公开(公告)日：2017-01-11
申请号：CN201511001596.8
申请日：2015-12-28
申请人： 意法半导体国际有限公司
IPC分类号： G06F13/42
摘要： 本披露涉及源同步链路的时钟通道上的数据。一种源同步数据传输系统包括数据传输装置和数据接收装置。专用数据线将数据信号从该数据传输装置承载至该数据接收装置。专用时钟线将调制时钟信号从该数据传输装置承载至该数据接收装置。该数据传输装置包括时钟数据驱动器，该时钟数据驱动器被配置成用于通过对该调制时钟信号的振幅进行调制来将数据编码到该调制时钟信号中。从而，该源同步数据传输系统的该时钟线承载该时钟信号和附加数据。
-
公开(公告)号：CN103641060B
公开(公告)日：2016-08-31
申请号：CN201310241823.9
申请日：2013-06-14
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
CPC分类号： B81B3/0021 , B81C1/00158 , H01L2224/48091 , H01L2224/48137 , H01L2924/16151 , H01L2924/16152 , H04R19/005 , H01L2924/00014
摘要： 本发明公开了一种半导体集成器件组件(40)，其设想：封装(42)，限定内部空间(45)；第一裸片(51)，包括半导体材料；以及第二裸片(52)，与所述第一裸片(51)不同，也包括半导体材料；所述第一裸片(51)和第二裸片(52)被耦合至所述封装(42)的面向所述内部空间(45)的内表面(43a；44a)。所述第二裸片(52)被成形以便在所述内表面(43a；44a)之上部分地与所述第一裸片(51)重叠，使部分(55)以悬臂样式在所述第一裸片(51)之上悬置重叠距离(d)。
-
公开(公告)号：CN105514943A
公开(公告)日：2016-04-20
申请号：CN201510615928.5
申请日：2015-09-24
申请人： 意法半导体国际有限公司 , 意法半导体股份有限公司
IPC分类号： H02H7/20
CPC分类号： H02H7/205 , H02H1/0007 , H03K17/0828 , H03K17/166 , H03K17/168 , H05B6/062
摘要： 驱动晶体管被连接到低侧驱动配置中的谐振负载。感测跨过所述驱动晶体管的导电端子的电压并将其与过电压阈值相比较。响应于所述比较使过电压信号生效(assert)。所述驱动晶体管在正常模式下由PWM控制信号来控制。响应于所述过电压信号的生效，所述驱动晶体管被迫导通(而无论PWM控制信号如何)，以解除过电压状况。可以响应于所述过电压信号的生效而禁用电路的操作或迫使其进入软启动模式。另外，可以响应于所述过电压信号的生效而减小所述PWM控制信号的脉冲宽度。
-
公开(公告)号：CN105471435A
公开(公告)日：2016-04-06
申请号：CN201510634182.2
申请日：2015-09-29
申请人： 意法半导体国际有限公司
发明人： A·乔普拉
IPC分类号： H03M3/00
CPC分类号： H03M1/687 , H03M1/0626 , H03M1/0665 , H03M1/1245 , H03M1/462 , H03M3/464
摘要： 本发明的各个实施例涉及分段式数模转换器。在一个实施例中，数模转换器(DAC)将输入数字信号转换为输出模拟信号，并且包括第一分段和第二分段、组合器、和控制器。第一分段包括第一数量的第一元件，该第一元件配置为响应于数字信号的第一部分而生成第一模拟信号，并且第二分段包括第二数量的第二元件，该第二元件配置为响应于数字信号的第二部分而生成第二模拟信号。组合器配置为组合第一模拟信号和第二模拟信号以生成输出模拟信号，并且控制器配置为去激活第一元件中的一个并且使第二元件中的一个激活来替代第一元件中的被去激活的一个。例如，这种分段式DAC可以适合用在求和增量型ADC中。
-
公开(公告)号：CN105451157A
公开(公告)日：2016-03-30
申请号：CN201510603685.3
申请日：2015-09-21
申请人： 意法半导体国际有限公司
发明人： A·戴尼
摘要： 本公开涉及用于信息的非接触式通信的方法、系统和设备。具体地，一种用于第一设备和第二设备之间的信息的非接触式通信的系统，所述第一设备和第二设备分别具有意在经由近磁场而被耦合的两个天线，所述系统包括：在第一设备内，传输链，所述传输链包括被配置成生成对应于要传输信息的数字数据流的第一装置以及被配置成根据此流且根据第一抖动的施加而在第一设备的天线中生成第一经过振幅调制的抖动信号的第二装置；在第二设备内，接收链，所述接收链包括被配置成对第二经过振幅调制并且抖动的信号执行频率变换的第三装置，该第二经过振幅调制并且抖动的信号源自于第一信号且施加有与第一抖动同步的第二抖动。
-
公开(公告)号：CN103641060A
公开(公告)日：2014-03-19
申请号：CN201310241823.9
申请日：2013-06-14
申请人： 意法半导体股份有限公司 , 意法半导体国际有限公司
CPC分类号： B81B3/0021 , B81C1/00158 , H01L2224/48091 , H01L2224/48137 , H01L2924/16151 , H01L2924/16152 , H04R19/005 , H01L2924/00014
摘要： 本发明公开了一种半导体集成器件组件(40)，其设想：封装(42)，限定内部空间(45)；第一裸片(51)，包括半导体材料；以及第二裸片(52)，与所述第一裸片(51)不同，也包括半导体材料；所述第一裸片(51)和第二裸片(52)被耦合至所述封装(42)的面向所述内部空间(45)的内表面(43a；44a)。所述第二裸片(52)被成形以便在所述内表面(43a；44a)之上部分地与所述第一裸片(51)重叠，使部分(55)以悬臂样式在所述第一裸片(51)之上悬置重叠距离(d)。
-
公开(公告)号：CN116720229A
公开(公告)日：2023-09-08
申请号：CN202310205373.1
申请日：2023-03-06
申请人： 意法半导体(鲁塞)公司 , 意法半导体国际有限公司
摘要： 本公开涉及集成电路的保护。一种集成电路包括：存储器设备，其包括具有非易失性存储器单元且在读取模式中从所述存储器设备外部不可观测的存储器平面；控制器，其在所述存储器设备内部，被配置为检测所述存储器平面的存储内容，且当所述存储内容包含锁定内容时，自动锁定从所述存储器设备外部对所述存储器平面的任何访问，所述集成电路接着处于锁定状态，并且授权向所述存储器设备外部传递存储在所述存储器平面中的至少一个敏感数据。
-
公开(公告)号：CN116594468A
公开(公告)日：2023-08-15
申请号：CN202310096316.4
申请日：2023-02-10
申请人： 意法半导体国际有限公司
摘要： 本公开涉及低开销均步数字接口。集成电路包括第一子系统，该第一子系统包括被配置为生成第一时钟信号的第一时钟发生器。所述集成电路还包含第二子系统，所述第二子系统包含被配置为产生第二时钟信号的第二时钟发生器。第一子系统包括被配置为检测第二时钟信号的边沿的边沿检测器。第一时钟发生器基于第二时钟信号的边沿生成相对于第二时钟信号具有选择相位的第一时钟信号。
-
-
-
-
-
-
-
-
-
搜索结果
614 条记录 (耗时 0.052 秒)
