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公开(公告)号：CN111952181A
公开(公告)日：2020-11-17
申请号：CN202010849594.9
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/10 , H01L29/45 , H01L29/78
Abstract: 本发明提供一种具有隔离层的鳍式场效应晶体管及其制备方法，通过隔离层可将源、漏电极与漏电通路隔离，从根本上解决Fin结构底部漏电问题；通过源漏金属硅化层，可增大源漏掺杂区尺寸，以减小源漏接触电阻；通过阻挡层可进一步的避免形成漏电通路；从而本发明可有效提升器件的抗总剂量辐照能力。
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公开(公告)号：CN111435649A
公开(公告)日：2020-07-21
申请号：CN201910027054.X
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/3065 , H01L27/12 , B82Y40/00
Abstract: 本发明提供一种基于图形化SOI衬底的半导体纳米线结构及其制备方法，包括：在第二半导体衬底中进行离子注入形成剥离界面；于第一绝缘层中形成凹槽，所述凹槽未贯穿所述第一绝缘层；键合第二半导体衬底及第一绝缘层，以形成空腔；进行退火工艺加强键合强度，并使第二半导体衬底从剥离界面处剥离，形成顶半导体层；图形化刻蚀所述顶半导体层，以形成悬空并横跨于所述凹槽上的半导体纳米线结构。本发明先制作出图形化结构的SOI衬底，该SOI衬底可通过干法刻蚀直接制备镂空的半导体纳米线，在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
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公开(公告)号：CN111435644A
公开(公告)日：2020-07-21
申请号：CN201910027378.3
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/265 , H01L21/266 , H01L29/78 , H01L29/06 , H01L29/10
Abstract: 本发明提供一种环栅晶体管及其制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于半导体纳米线表面形成全包围式的栅介质层，于栅介质层表面形成栅电极层；5)以栅电极层作为掩膜，进行离子注入工艺以形成源区及漏区；6)去除栅电极层包围以外的栅介质层；7)于源区及漏区形成源电极及漏电极。本发明采用栅电极层作为掩膜进行源区及漏区的自对准注入，可有效提高工艺稳定性以及注入精度，并可有效降低工艺成本。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
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公开(公告)号：CN111435643A
公开(公告)日：2020-07-21
申请号：CN201910027361.8
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/78 , H01L29/423 , B82Y10/00
Abstract: 本发明提供一种三维堆叠的环栅晶体管的制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上且向上堆叠的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于沟道区表面形成注入阻挡层，其显露源区及漏区的制备区域；5)进行离子注入以形成源区及漏区；6)于半导体纳米线表面形成全包围式的栅介质层及栅电极层，并图形化形成栅极结构；7)形成源电极及漏电极。本发明的环栅晶体管采用后栅工艺制备，可有效提高栅极材料的选择范围，从而实现不同的器件性能要求。本发明在刻蚀半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。本发明可有效提高器件的集成度。
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公开(公告)号：CN111435637A
公开(公告)日：2020-07-21
申请号：CN201910027050.1
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/20 , H01L21/265 , H01L21/762 , H01L21/84
Abstract: 本发明提供一种图形化结构的SOI衬底的制备方法，包括：在第二半导体衬底中进行离子注入形成剥离界面；于第一绝缘层中形成凹槽，所述凹槽未贯穿所述第一绝缘层；键合第二半导体衬底及第一绝缘层，以形成空腔；进行退火工艺加强键合强度，并使第二半导体衬底从剥离界面处剥离。本发明的SOI衬底的绝缘层中具有图形化空腔，可以有效改善绝缘层局部的介电常数，扩大SOI衬底的应用范围。
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Patent Agency Ranking
公开(公告)号：CN111293216A
公开(公告)日：2020-06-16
申请号：CN201811495874.3
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L43/12 , H01L27/22 , C23C16/455
Abstract: 本发明提供一种磁性隧穿结器件及其制作方法，该器件包括：第一金属连接层，形成于一CMOS电路基底上，且与MOS管的漏极连接；第一金属过渡层，形成于第一金属连接层上；固定磁层，形成于第一金属过渡层上；隧穿层，形成于固定磁层；自由磁层，形成于隧穿层上；第二金属过渡层，形成于自由磁层上；第二金属连接层，形成于第二金属过渡层上。本发明在制作完隧穿层之后，采用原子层沉积工艺、化学气相沉积工艺或薄膜剥离-转移工艺制作自由磁层，相比于溅射工艺来说，可以避免隧穿层不被溅射粒子损伤，提高隧穿层的质量。本发明可以将磁性隧穿结器件直接制备于传统的硅基CMOS电路上，也可制备在柔性衬底电路上，减小了器件制备成本，扩大了其应用范围。
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公开(公告)号：CN109935628A
公开(公告)日：2019-06-25
申请号：CN201910239157.2
申请日：2019-03-27
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L29/08 , H01L21/336 , H01L29/78
Abstract: 本发明提供一种基于图形化SOI衬底的抗辐照晶体管及其制作方法，结构包括：图形化SOI衬底，所述图形化SOI衬底，其绝缘层中具有凹槽，顶半导体层呈十字形半导体岛且完全覆盖所述凹槽，包括第一半导体层及第二半导体层；第一导电类型重掺杂区，形成于所述第二半导体层两端，所述第一导电类型重掺杂区在所述第二方向上的宽度大于所述第二半导体层与所述绝缘层的交叠区域的宽度；栅极结构；第二导电类型的源区及漏区；钝化层以及源电极和漏电极。本发明通过在十字形半导体岛的第二半导体层两端设置第一导电类型重掺杂区，可有效消除总剂量效应导致的漏电沟道，使该器件对总剂量效应零响应。
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公开(公告)号：CN105895575B
公开(公告)日：2018-09-25
申请号：CN201610300740.6
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L27/12
Abstract: 本发明提供一种图形化绝缘体上硅衬底材料及其制备方法，所述制备方法包括：1）提供一包括底层硅、埋氧层及顶层硅的SOI衬底，于所述顶层硅表面形成绝缘层；2）于对应于制备晶体管沟道的位置形成刻蚀窗口；3）刻蚀所述绝缘层，形成贯穿至所述顶层硅的凹槽；4）提供一硅衬底，键合所述硅衬底及所述绝缘层；5）去除所述底层硅；6）去除所述埋氧层。本发明通过在对应于制备晶体管沟道的绝缘层中制作凹槽，该凹槽完全贯穿于顶层硅及底层硅之间，使得后续制备的晶体管沟道下方具有挖空区域。本发明的衬底制备过程中，在保证材料质量的同时，避免了Smart‑cut方法中的退火剥离步骤，从而避免了图形化区域的顶层硅因受到较大应力而出现破损的问题。
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公开(公告)号：CN105895575A
公开(公告)日：2016-08-24
申请号：CN201610300740.6
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L27/12
CPC classification number: H01L21/76243 , H01L27/1203
Abstract: 本发明提供一种图形化绝缘体上硅衬底材料及其制备方法，所述制备方法包括：1）提供一包括底层硅、埋氧层及顶层硅的SOI衬底，于所述顶层硅表面形成绝缘层；2）于对应于制备晶体管沟道的位置形成刻蚀窗口；3）刻蚀所述绝缘层，形成贯穿至所述顶层硅的凹槽；4）提供一硅衬底，键合所述硅衬底及所述绝缘层；5）去除所述底层硅；6）去除所述埋氧层。本发明通过在对应于制备晶体管沟道的绝缘层中制作凹槽，该凹槽完全贯穿于顶层硅及底层硅之间，使得后续制备的晶体管沟道下方具有挖空区域。本发明的衬底制备过程中，在保证材料质量的同时，避免了Smart?cut方法中的退火剥离步骤，从而避免了图形化区域的顶层硅因受到较大应力而出现破损的问题。
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公开(公告)号：CN105789189A
公开(公告)日：2016-07-20
申请号：CN201610301899.X
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L28/10
Abstract: 本发明提供一种基于绝缘体上硅衬底的射频电感元件及其制备方法，所述制备方法包括：1）制备绝缘体上硅衬底，所述绝缘体上硅衬底包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频电感元件的位置具有至少直至所述底层硅的凹槽；2）通过掩膜光刻于与所述凹槽的对应位置定义器件区域，并刻蚀去除器件区域的顶层硅，露出下方所述绝缘层的上部表面；3）基于CMOS工艺在器件区域制备射频电感元件。本发明基于图形化的绝缘体上硅衬底，通过后期刻蚀得到了具有衬底空腔的电感元件。该器件结构可有效抑制硅衬底导致的电感损耗，并减小寄生电容，有利于提高电感器件的Q值及其谐振频率。
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