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公开(公告)号：CN116302110A
公开(公告)日：2023-06-23
申请号：CN202211738656.4
申请日：2022-12-30
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F9/38
摘要： 本发明公开了一种并行访存指令流水线的同步控制方法及电路，该方法包括：步骤S1：将访存指令流水线节拍分为显式访存节拍和实际访存节拍；步骤S2：根据读访存指令的显式访存节拍，将读访存指令流水线划分成A、B两部分，A、B两部分流水线的显式节拍数分别为M1、M2；M1、M2均为大于等于2的整数；步骤S3：对A、B两部分执行不同的策略控制：对访存指令流水线的A部分采用流水线站间保持协议及同步控制电路实现A、B两部分整个流水线的同步控制；对访存指令流水线的B部分流水线内访存请求不进行同步控制。该电路用来实施上述方法。本发明具有原理简单、实现代价小、同步控制效果好等优点。
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公开(公告)号：CN116028418B
公开(公告)日：2023-06-20
申请号：CN202310100890.2
申请日：2023-02-13
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F15/16 , G06F9/50 , G06F15/163
摘要： 本发明公开了一种基于GPDSP的可扩展多核处理器、加速卡及计算机，本发明的可扩展多核智能处理包括相互连接的片外存储体和GPDSP芯粒，GPDSP芯粒包括多个CPU核、多个DSP核、多层次互联结构和芯粒间高速互联接口，DSP核用于执行面向智能计算的加速任务，多个CPU核、多个DSP核、芯粒间高速互联接口与多层次互联结构相连，芯粒间高速互联接口用于多个GPDSP芯粒之间的相互连接。本发明能够高效支持智能计算，具有优秀的可扩展能力以及可根据需要方便进行算力动态裁剪以实现按需设计、避免算力浪费，大大降低了顶层设计复杂度，具有扩展性好、灵活度高、通信效率高、通信延迟低的优点。
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公开(公告)号：CN112416851A
公开(公告)日：2021-02-26
申请号：CN202011374312.0
申请日：2020-11-30
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F15/173 , G06F15/78 , G06M1/272
摘要： 本发明公开了一种可扩展的多核片上共享存储器，包括多套AXI标准访存端口、OSM内部仲裁器、OSM存储体及访存流水线控制器，所述AXI标准访存端口用来与片上数据网络相连，用来接收来自片上数据网络的读写请求；每套所述AXI标准访存端口内部包含独立的读写通道；所述AXI标准访存端口的读写请求均可访问所述OSM存储体内的任何地址位置，读写请求根据地址判断进入哪个OSM内部仲裁器，经优先级排队后，由访存流水线控制器控制访问OSM存储体内部的Bank体。本发明具有可配置性强、访问灵活性强、可扩展性好、可提升性能等优点。
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公开(公告)号：CN110085276B
公开(公告)日：2021-01-15
申请号：CN201910419227.2
申请日：2019-05-20
申请人： 中国人民解放军国防科技大学
IPC分类号： G11C29/12
摘要： 本发明公开了一种多存储体集成电路自测试的调试诊断方法，目的是解决现有多存储体自测试方法测试功耗大且无法识别出错位置和数量的问题。技术方案是在多存储体自测试系统中增加多存储体调试诊断控制器，去掉与门；多存储体调试诊断控制器由节拍控制器、串行移位器、pass诊断器、反向器和n个与门组成；然后根据多存储体集成电路中存储体的分布情况将多存储体的自测试分组，采用改进的多存储体集成自测试系统对多存储体集成电路自测试逐个分组进行调试诊断。采用本发明既可降低自测试功耗，避免局部发热和芯片损坏，又可定位存储体出错位置并获得出错存储体数量，有利于多存储体集成电路降级使用，大大节约成本。
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公开(公告)号：CN111859277A
公开(公告)日：2020-10-30
申请号：CN202010719429.1
申请日：2020-07-23
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F17/16
摘要： 本发明公开一种稀疏矩阵向量乘法向量化实现方法，步骤包括：步骤1.在DDR中分别构建第一矩阵、第二矩阵，按行读取待计算稀疏矩阵中非0元素数据值并按列存储在第一矩阵中，对应的列索引值按列存储在第二矩阵中；步骤2.在AM中配置数据缓冲区；步骤3.将待计算稠密向量、第二矩阵中数据分别从DDR传输到GSM；步骤4.从DDR中依次传输第一矩阵中数据到数据缓冲区；步骤5.读取第二矩阵中的列索引值，按照读取的列索引值读取待计算稠密向量的数据值，并传输到数据缓冲区；步骤6.对数据缓冲区中的数据执行向量化计算。本发明具有实现操作简单、资源利用率以及计算效率高、硬件开销小等优点。
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公开(公告)号：CN111653306A
公开(公告)日：2020-09-11
申请号：CN202010646693.7
申请日：2020-07-07
申请人： 中国人民解放军国防科技大学
IPC分类号： G11C29/42 , G11C11/413
摘要： 本发明公开了一种用于单端口SRAM的微体系结构级通用加固装置，其包括：前台处理单元，用于处理前台请求；后台处理单元，包含一个后台处理缓冲用于暂存纠正错误后的数据和对应地址、小粒度写的数据和原位置数据相叠加后的数据以及对应地址；刷新处理单元，用于支持周期刷新和初始刷新，内含定时逻辑和刷新读请求发出逻辑；数据一致性处理单元，用于对出现的数据相关性进行处理，避免数据不一致；编解码逻辑，用于对输入SRAM的数据进行编码，对从SRAM读出的数据进行解码，并对错误的数据进行检测和纠正。本发明具有操作简单、可配置能力强、支持后台缓冲等优点。
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公开(公告)号：CN111158600A
公开(公告)日：2020-05-15
申请号：CN201911393975.4
申请日：2019-12-30
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F3/06
摘要： 本发明公开了一种提升高带宽存储器（HBM）访问效率的装置和方法，方法实施步骤包括统计高带宽存储器不同存储通道的访问量，按照访问量大小对存储通道排序，通过存储地址的重映射把访问量较大的存储通道地址映射到高带宽存储器较低的存储层上；装置包括存储通道访问统计模块、访问量排序模块、重映射模块；存储控制器包括存储器本体以及前述装置；存储器包括带有存储控制器的存储器本体及前述存储控制器；计算机装置包括带有存储器的计算机装置本体以及前述存储器。本发明能够有效利用高带宽存储器中不同存储层延迟不均衡性、充分开发利用低存储层的低延迟特性提升高带宽存储器整体的访问效率，具有实现简单、操作方便、运行高效的优点。
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公开(公告)号：CN110929846A
公开(公告)日：2020-03-27
申请号：CN201911120117.2
申请日：2019-11-15
申请人： 中国人民解放军国防科技大学
IPC分类号： G06N3/04
摘要： 一种多层感知机深度神经网络层间流水处理方法，假定该层编号为i，其步骤包括：当MLP为奇数全连接层时，取参数矩阵Wi的一行，与输入向量做点积运算，得到的结果再加上对应的偏置，通过非线性函数即得到最后的神经元Yi；当为偶数时：步骤1：初始化部分和向量为该层对应的偏置向量bi；步骤2：根据输入元素 所处的列k，取参数矩阵Wi的列向量；步骤3：输入元素 与参数矩阵的列向量相乘得到部分和向量；执行向量加法，得到新的部分和向量；步骤4：所有输入元素完毕，在部分和向量的每个元素上执行非线性函数，得到输出神经元。本发明具有能够充分利用层间数据重用、利于单个MLP任务响应时间缩短、降低功耗开销等优点。
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公开(公告)号：CN107748723B
公开(公告)日：2020-03-20
申请号：CN201710901233.2
申请日：2017-09-28
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F12/0802 , G06F3/06
摘要： 本发明公开一种支持无冲突跨步按块访问的存储方法和访存装置，该存储方法步骤包括：配置一个大小的二维存储空间；将二维图像中的每个像素点映射到不同的存储体，以支持无冲突跨步按块访问；该访存装置包括首元素存储体编号计算模块、移位信息计算模块、存储体内部地址计算模块、存储体内部地址排序模块以及访存执行模块。本发明能够支持任意地址起始的无冲突跨步按块访问，同时兼具对齐地址的按行访问无冲突，且具有实现方法简单、访问效率高等优点。
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公开(公告)号：CN110781112A
公开(公告)日：2020-02-11
申请号：CN201911012232.8
申请日：2019-10-23
申请人： 中国人民解放军国防科技大学
IPC分类号： G06F13/38
摘要： 一种支持多种传输模式的双通路串行RapidIO接口，其包括：控制器，用于负责与系统内部进行数据交换、产生请求包和处理响应包，选择数据传输使用的通路；逻辑层和传输层电路，用于负责包格式转换、包缓存等任务，向控制器发出输入请求；物理协议层，用来负责CRC校验、空闲序列产生、传输流控和错误管理；PCS层，用来负责将每个LANE上的接收数据进行同步、8B/10B解码；SerDes单元，用于在PCS层的并行码组和链路串行码流之间进行数据转换，完成RapidIO协议中PMA层定义的功能；交叉开关，位于PCS层和SerDes之间，用于根据通道模式对PCS层和SerDes的通道做互联。本发明具有结构简单、能够提高互连灵活性和传输带宽等优点。
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