公开(公告)号：CN118299414A

公开(公告)日：2024-07-05

申请号：CN202410347438.0

申请日：2024-03-26

Applicant: 电子科技大学

Inventor： 赵智家 ,  张鹏飞 ,  魏杰 ,  邓高强 ,  谢欣桐 ,  薛刚 ,  骆成涛 ,  杨铖 ,  毕西豪 ,  李江欢 ,  罗小蓉

IPC: H01L29/778 ,  H01L29/207 ,  H01L29/06

Abstract: 本发明属于功率半导体技术领域，具体涉及一种集成GaN三极管的具有ESD防护功能的GaN HEMT器件。本发明基于三极管具有的大电流泄放能力，构成p‑GaN栅层—势垒层及沟道层—p型背势垒层的PNP纵向三极管结构，通过与GaN HEMT集成，为GaN HEMT提供了ESD静电泄放路径，当施加在GaN HEMT器件栅极处电压达到ESD触发电压时，GaN三极管导通形成静电泄放通道，使GaN HEMT器件栅极电压不再上升，从而保护器件栅极不被高压击穿。同理，本发明通过优化亦可实现负栅压保护，即实现双向ESD防护。此外，在HEMT器件源极与栅极间并联多个三极管，可有效提高器件抗ESD电压等级，增强器件鲁棒性，提升器件可靠性。另外，三极管的制造工艺与GaN HEMT制造工艺兼容，易于实现集成。

公开(公告)号：CN118299410A

公开(公告)日：2024-07-05

申请号：CN202410543318.8

申请日：2024-05-05

Applicant: 电子科技大学

Inventor： 魏杰 ,  卢金龙 ,  周全 ,  魏雨夕 ,  谭佳蕾 ,  戴恺纬 ,  邓高强 ,  罗小蓉

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/40 ,  H01L21/331

Abstract: 本发明属于功率半导体技术领域，具体涉及一种具有双层浮空场板和集电极自适应PMOS的SOI LIGBT。相比传统结构，本发明在集电极端引入自适应PMOS结构，漂移区表面采用双层的间断的浮空场板。正向导通时，集电极端PMOS沟道关闭，集电极端电子抽取路径被阻断而消除电压折回效应。关断过程中，集电极PMOS沟道随集电极电压上升而自适应性开启形成电子抽取路径，加速器件关断以降低关断损耗。由于双层浮空场板的存在，阻断状态下，器件的表面电场得到优化，使得新器件可以在维持耐压等级不变的情况下，缩短漂移区长度，进一步降低器件的导通压降和关断损耗。同时，双层浮空场板屏蔽了集电极高电压对金属互联的影响，无需额外的栅驱动电路来控制集电极PMOS的开启与否。

公开(公告)号：CN118299409A

公开(公告)日：2024-07-05

申请号：CN202410543316.9

申请日：2024-05-05

Applicant: 电子科技大学

Inventor： 魏杰 ,  卢金龙 ,  柳辛迪 ,  魏雨夕 ,  谭佳蕾 ,  戴恺纬 ,  邓高强 ,  罗小蓉

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/40

Abstract: 本发明属于功率半导体技术领域，涉及一种具有双层浮空场板和集成MOS自适应控制的SOI LIGBT。本发明的主要特征在于：在SOI LIGBT阴极侧集成2个MOS管，且通过氧化隔离槽互相隔离，在漂移区表面采用间断的双层浮空场板。正向导通时，集成MOS自适应控制SOI LIGBT寄生二极管开启，有效降低器件的导通压降；正向关断时，集成MOS自适应控制SOI LIGBT寄生二极管截止，退出电导调制。随着耗尽区扩展，集成MOS自适应控制SOI LIGBT沟道电子的注入迅速降低，有效降低关断损耗；短路状态下，集成MOS自适应控制阴极N+电位升高，降低阴极N+电子电流，抑制闩锁效应。阻断状态下，双层浮空场板优化器件的表面电场，在维持耐压等级不变的情况下，进一步降低器件的导通压降和关断损耗。

公开(公告)号：CN117238967A

公开(公告)日：2023-12-15

申请号：CN202311418970.9

申请日：2023-10-30

Applicant: 电子科技大学

Inventor： 李向楠 ,  魏杰 ,  郝琳瑶 ,  魏雨夕 ,  蒋卓林 ,  戴恺纬 ,  彭小松 ,  邓鸿儒 ,  赵凯 ,  罗小蓉

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/24

Abstract: 本发明属于功率半导体技术领域，具体涉及一种新型横向氧化镓场效应晶体管。本发明通过在漂移区和阳极端同时引入第一P型氧化物和第三P型氧化物，正向导通时第三阳极P型氧化物使器件实现双极导电，第一漂移区P型氧化物可以加强双极导电作用，二者共同增大导通电流，降低导通损耗。漂移区内第一P型氧化物和氧化镓外延层起到类似超结的相互耗尽作用，调制器件横向电场分布，提升器件耐压。第二P型氧化物和漂移区形成的异质结，辅助耗尽沟道区电子以提高器件阈值电压。第一P型氧化物和第二P型氧化物共同辅助耗尽氧化镓沟道，有助于减小器件关断状态下的泄漏电流，有利于提高器件击穿电压。

公开(公告)号：CN117059662A

公开(公告)日：2023-11-14

申请号：CN202311017958.7

申请日：2023-08-14

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  骆成涛 ,  谢欣桐 ,  薛刚 ,  杨铖 ,  赵智家 ,  张鹏飞 ,  魏杰

IPC: H01L29/778 ,  H01L29/06 ,  H01L29/20

Abstract: 本发明属于功率半导体技术领域，涉及一种具有低反向导通损耗的GaN CAVET器件。该结构通过集成拥有两条电流导通路径的场效应整流管，既实现了低损耗的反向导通，又使拥有较强的反向导通电流能力。场效应整流管栅极金属的淀积和CAVET器件源极金属的淀积可以在同一步工艺下实现，无需增加额外的掩膜板和工艺步骤，使得该结构兼容常规工艺，有利于器件的集成化。该结构在低反向电压时，场效应整流管栅区下的GaN沟道开启，实现低损耗的反向导通；在反向电压较高时，P型高掺杂GaN阻挡层与GaN缓冲层形成的寄生体二极管导通，形成第二个反向导通路径，提高器件反向导通时的电流能力。同时，场效应整流管栅区对下方2DEG的耗尽作用可以有效降低器件关态时的泄漏电流。

公开(公告)号：CN113707716B

公开(公告)日：2023-09-15

申请号：CN202111015593.5

申请日：2021-08-31

Applicant: 电子科技大学

Inventor： 魏杰 ,  李杰 ,  戴恺伟 ,  马臻 ,  杨可萌 ,  罗小蓉

IPC: H01L29/739 ,  H01L29/40 ,  H01L29/417

Abstract: 本发明属于功率半导体技术领域，具体涉及一种具有多浮空场板的自适应SOI LIGBT器件。相比传统结构，本发明在集电极端引入自适应性NMOS结构，漂移区表面采用间断的浮空场板。正向导通时，集电极端NMOS沟道关闭，集电极端电子抽取路径被阻断而消除电压折回效应，且阻挡槽栅的存在将提高漂移区载流子浓度，新器件可获得低的正向导通压降。关断过程中，随集电极电压上升，集电极NMOS沟道自适应性开启形成电子抽取路径，加速器件关断以降低关断损耗。同时，由于浮空场板群的存在，阻断状态下器件的表面电场得到优化，器件的表面电场得到优化，使得新器件可以在维持耐压等级不变的情况下，缩短漂移区长度，进一步降低器件的导通压降和关断损耗。

公开(公告)号：CN113690311B

公开(公告)日：2023-04-25

申请号：CN202111000737.X

申请日：2021-08-30

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  廖德尊 ,  张成 ,  邓思宇 ,  魏杰 ,  贾艳江 ,  孙涛 ,  郗路凡

IPC: H01L29/778 ,  H01L29/872

Abstract: 本发明属于功率半导体技术领域，涉及一种集成续流二极管的GaN HMET器件。本发明主要特征在于：器件正向导通时，肖特基二极管处于关断状态，一方面利用肖特基金属与半导体之间的功函数差，耗尽阳极区域的二维电子气，另一方面利用阳极区域部分保留的介质层，降低肖特基二极管关断时的泄漏电流；器件反向续流时，肖特基阳极侧壁与二维电子气(2DEG)直接接触，有利于降低反向传导损耗；绝缘栅极结构允许器件在具有较厚势垒层的情况下，实现增强型HEMT，有利于降低正向导通电阻以及增强器件的栅控能力；集成的肖特基二极管与GaN HEMT在漏极一侧共享漂移区，相较于并联二极管实现续流，有利于减小器件面积和寄生参数以及降低正向传导与反向传导时的导通电阻。

公开(公告)号：CN113611742B

公开(公告)日：2023-04-25

申请号：CN202110907784.6

申请日：2021-08-09

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  贾艳江 ,  张成 ,  邓思宇 ,  孙涛 ,  杨可萌 ,  魏杰 ,  廖德尊 ,  郗路凡 ,  赵智家

IPC: H01L29/778 ,  H01L29/06

Abstract: 本发明属于功率半导体技术领域，涉及一种集成肖特基管的GaN功率器件。在正向导通时，集成肖特基管处于关断状态；在反向续流时，集成肖特基管导通，具有低的导通压降及快的反向恢复特性，同时减少了器件面积；P型GaN栅极耗尽栅下二维电子气，结合具有孔隙的P型高掺杂GaN阻挡层，实现增强型垂直器件；P型高掺杂GaN阻挡层调制电场分布，实现高耐压；三栅结构可以提供更强的栅控能力，提高器件开关速度。

公开(公告)号：CN113990923B

公开(公告)日：2023-04-04

申请号：CN202111219760.8

申请日：2021-10-20

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  姜钦峰 ,  黄俊岳 ,  杨可萌 ,  马臻 ,  魏杰

IPC: H01L29/06 ,  H01L29/78 ,  H01L27/07

Abstract: 本发明属于功率半导体技术领域，具体涉及一种集成沟道二极管的碳化硅双槽MOSFET。本发明的主要特征在于：第一：集成了沟道二极管，当器件处于续流工作模式时，沟道二极管导通实现续流功能，通过降低反向导通压降来有效抑制体二极管的导通，同时消除双极退化带来的影响；第二：通过源沟槽下方的P型区域调制电场，降低栅沟槽底部二氧化硅拐角处的电场尖峰，提高器件在阻断工作模式下的击穿电压和可靠性。

公开(公告)号：CN115547831A

公开(公告)日：2022-12-30

申请号：CN202211407488.0

申请日：2022-11-10

Applicant: 电子科技大学

Inventor： 罗小蓉 ,  谢欣桐 ,  赵智家 ,  薛刚 ,  孙涛 ,  魏杰 ,  邓思宇 ,  贾艳江

IPC: H01L21/335 ,  H01L29/778

Abstract: 本发明属于功率半导体技术领域，涉及一种采用选择性外延工艺的GaN P‑FET器件的制造方法。该制造方法中，先在GaN帽层上淀积介质并通过刻蚀形成硬掩膜，定义栅的位置，再通过金属有机化学气相淀积(MOCVD)依次生长P‑GaN层与SiNx钝化层，接着在两端形成欧姆接触的源极和漏极，之后去除硬掩膜，在此处制作凹槽型的栅极，最终实现了增强型GaN P‑FET。相较于利用部分或全部刻蚀栅极下方的P‑GaN层来实现增强型P‑FET的凹槽栅技术，本发明降低了因刻蚀P‑GaN层引入的晶格损伤，提升了栅极界面的质量并防止沟道空穴迁移率降低，且无需控制凹槽刻蚀的精度。