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公开(公告)号：CN116230631A
公开(公告)日：2023-06-06
申请号：CN202310516214.3
申请日：2023-05-09
申请人： 北京超弦存储器研究院
IPC分类号： H01L21/768 , H01L23/538
摘要： 本公开涉及金属互连技术领域，提供了一种金属互连结构的制备方法、金属互连结构以及半导体组件。该制备方法包括如下步骤：提供电介质层，电介质层中具有互连凹槽；在互连凹槽中制备金属互连层；以及，采用包括钴有机化合物的原料，通过原子层沉积法在金属互连层上制备钴金属层，在钴有机化合物中，钴原子与四个氮原子以单键键合，四个氮原子两两成对，每对氮原子之间以有机基团相连接。相较于传统技术，通过原子层沉积法的方式制备钴膜，能够有效提高钴膜的制备可控性以及薄膜质量。
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公开(公告)号：CN116209281A
公开(公告)日：2023-06-02
申请号：CN202211213559.3
申请日：2022-09-30
申请人： 北京超弦存储器研究院
IPC分类号： H10B61/00 , H10N59/00 , H01L23/528 , H10B99/00 , H01L21/768
摘要： 本公开提供了一种MRAM存储器的形成方法及MRAM存储器，涉及半导体技术领域，MRAM存储器的形成方法包括：提供硅衬底和多个图案化的复合层，第一沟槽贯穿复合层并延伸至硅衬底内第一深度；形成保护层，保护层在第一沟槽中形成狭缝；基于狭缝在硅衬底内分别形成沟槽，在每个沟槽内分别形成源线；基于狭缝形成隔离层；基于被图案化的复合层形成多个垂直环栅晶体管；在每个垂直环栅晶体管上与漏极连接的金属接触垫上，形成小于金属接触垫的顶面尺寸的底接触电极。在本公开中，通过减少底接触电极与垂直环栅晶体管的接触面积，以能够形成较小面积尺寸的磁性隧道结，相对增大磁性隧道结的密度，提高芯片的存储容量。
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公开(公告)号：CN116209246A
公开(公告)日：2023-06-02
申请号：CN202210802655.5
申请日：2022-07-07
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 一种半导体器件及其制造方法、电子设备，半导体器件包括衬底、依次层叠设置在衬底一侧的外围电路区和存储区，外围电路区的电路和存储区的电路电连接；存储区包括：多个存储单元列，每个存储单元列由沿第一方向堆叠的多个存储单元形成，存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书的定义相同；多条位线，多个存储单元的晶体管的源极区均与一条共用的位线连接；多条字线；外围电路区包括第一选通晶体管和第二选通晶体管，第一选通晶体管与位线电连接，第二选通晶体管与字线电连接。本申请实施例的半导体器件将多个存储单元堆叠起来，而且将外围电路和存储单元层叠设置，形成立体堆叠结构，可以有效提高半导体存储器的存储密度。
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公开(公告)号：CN116209245A
公开(公告)日：2023-06-02
申请号：CN202210442185.6
申请日：2022-04-25
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请提供一种动态存储器及其制作方法、存储装置，动态存储器包括衬底和层叠的设置在衬底上的多个存储阵列，存储阵列包括多个阵列排布的存储单元，存储单元包括晶体管和电容。动态存储器的字线位于晶体管的栅极处并与晶体管连接，位线贯穿多个存储单元，多个存储单元中的晶体管通过位线连接。通过将包括多个存储单元的存储阵列层叠设置，形成了具有立体结构的动态存储器，在提高了动态存储器存储容量的同时，使得存储单元的结构布局更加紧凑。另一方面，通过使位线贯穿多个存储单元，多个层叠设置的晶体管通过一个位线即可实现连接，由此简化了动态存储器的结构和制作工艺。
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公开(公告)号：CN116207035A
公开(公告)日：2023-06-02
申请号：CN202211166823.2
申请日：2022-09-23
申请人： 北京超弦存储器研究院
IPC分类号： H01L21/762 , H01L27/105 , H10B99/00 , G11C16/04
摘要： 本公开提供了一种存储器的形成方法及存储器，涉及半导体技术领域，存储器的形成方法包括：提供基底，基底包括硅衬底以及设置在硅衬底上的未图案化的叠层；对叠层进行图案化处理形成多个第一沟槽，以隔离多个存储单元；第一沟槽中形成第一介质层；形成两个相对设置的内凹于硅衬底的侧壁的内凹沟槽；在每个内凹沟槽内分别形成源线，第一沟槽中形成第二介质层；基于被图案化的叠层，形成多个柱状半导体层；形成环绕覆盖在柱状半导体层的侧面的栅极。在本公开中，优先在较深的第一沟槽形成第一介质层，在第一沟槽的形成过程中只需对衬底进行刻蚀，刻蚀环境单一不复杂，降低了工艺难度，且金属杂质更少，提升了半导体的隔离效果。
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公开(公告)号：CN115996570A
公开(公告)日：2023-04-21
申请号：CN202310298824.0
申请日：2023-03-24
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请实施例公开了一种存储器、存储器的制作方法及电子设备，属于半导体技术领域。该存储器包括：一层或多层沿垂直于衬底方向堆叠的存储单元阵列；多条贯穿一层或多层存储单元阵列的字线；每个存储单元包括：环绕字线的侧壁且在侧壁延伸的半导体层；多条位线，每条位线与一层存储单元阵列中的一列存储单元的各半导体层连接。其中，位线由不同的分支线构成，且每个存储单元的半导体层分别与相邻两个第一分支线连接、与位于这相邻两个第一分支线之间的第二分支线的至少部分区域没有连接。本申请实施例提供的存储器可以减少存储单元的半导体层与位线之间的接触面积，从而减少字线与位线之间的寄生电容。
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公开(公告)号：CN115988875A
公开(公告)日：2023-04-18
申请号：CN202310118760.1
申请日：2023-01-30
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 一种3D堆叠的半导体器件及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；与所述多个晶体管分别对应的多个保护层；其中，晶体管包括环绕字线侧壁的半导体层，设置在字线的侧壁和半导体层之间的栅极绝缘层；所述多个晶体管的多个半导体层在所述字线延伸的方向上间隔设置；每个所述保护层分别环绕并覆盖对应的半导体层的外侧壁，相邻两个保护层之间断开。本实施例提供的3D堆叠的半导体器件，半导体层间隔设置，可以消除寄生晶体管，另外，通过设置保护层，在制备3D堆叠的半导体器件时，可以避免半导体层损坏，提高器件沟道材料的可靠性和稳定性。
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公开(公告)号：CN115835626A
公开(公告)日：2023-03-21
申请号：CN202211658805.6
申请日：2022-12-22
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 3D堆叠的半导体器件、3D存储器及其制备方法、电子设备，所述3D存储器包括：多层沿垂直于衬底的方向堆叠的存储单元，字线，其中，所述字线沿着垂直于所述衬底的方向延伸且贯穿不同层的所述存储单元；所述存储单元包括：晶体管，所述晶体管包括第一电极、第二电极、沿垂直于所述衬底的方向延伸的栅电极，环绕所述栅电极且与所述栅电极相绝缘的半导体层；其中，所述第一电极和所述第二电极之间的沟道为水平沟道；至少部分相邻层的所述存储单元的所述晶体管的半导体层在垂直于所述衬底的方向上间隔设置；本实施例提供的方案，层间无半导体层，可以减轻或去除层间的寄生电容，增强器件稳定性。
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公开(公告)号：CN118829194A
公开(公告)日：2024-10-22
申请号：CN202310404777.3
申请日：2023-04-17
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 本申请涉及一种半导体器件、存储结构、存储器及其制备方法，半导体器件包括至少两个沿目标方向叠置的目标单元结构，目标单元结构包括导电部、栅极结构及目标沟道层；栅极结构包括凸出部及与凸出部的底面连接的水平部，凸出部沿导电部的厚度方向贯穿其正上方的导电部，水平部位于沿厚度方向相邻的导电部之间且与其正上方的凸出部连接；目标方向为导电部的厚度方向；目标沟道层周向环绕凸出部的外侧壁。上述结构将沿厚度方向相邻的两个晶体管之间的连接断开，进而避免晶体管之间寄生晶体管的产生，提高器件的工作效率。
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公开(公告)号：CN118317602B
公开(公告)日：2024-09-27
申请号：CN202410428303.7
申请日：2024-04-10
申请人： 北京超弦存储器研究院
IPC分类号： H10B12/00
摘要： 一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，半导体器件包括：多个存储单元，分布于不同层、沿垂直于衬底的方向堆叠分布；所述存储单元包括晶体管，所述晶体管包括栅电极和至少部分环绕所述栅电极的半导体层；以及贯通堆叠的第一绝缘层和第二绝缘层的通孔，字线位于所述通孔内；其中，沿垂直于衬底的方向相邻的两个半导体层之间填充有环绕所述字线的绝缘介质层，任意相邻的两个所述绝缘介质层延伸到所述通孔中对应第二绝缘层的区域形成的凹槽中，每个所述半导体层位于一个所述凹槽的侧壁和底壁上。本申请实施例的半导体器件的制造方法可以有效去除寄生MOS。
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