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公开(公告)号：CN101150074A
公开(公告)日：2008-03-26
申请号：CN200710177105.4
申请日：2007-11-09
Applicant: 北京大学
IPC: H01L21/336 , H01L21/266
Abstract: 本发明提供了一种MOS晶体管体区的掺杂方法，属于半导体集成电路及其制造技术领域。该方法是在栅电极两侧形成狭缝，通过该狭缝进行体区的离子注入掺杂。本发明由于体区重掺杂是通过栅电极两侧的狭缝进行，因此，实现了重掺杂区域在沟道区两侧呈条状，该条状重掺杂区能有效屏蔽漏电场对沟道和源端的影响，使器件具有良好的短沟道特性。且该条状重掺杂区在沟道两侧，沟道区内杂质浓度可以很低，使得器件具有高的载流子迁移率和好的亚阈特性。本发明可有效避免或缓解目前常规的体区掺杂方法所带来的问题。
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公开(公告)号：CN101140888A
公开(公告)日：2008-03-12
申请号：CN200710176292.4
申请日：2007-10-24
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明公开了一种制作准双栅MOSFET晶体管的方法。本发明制作准双栅MOSFET晶体管方法特出的优点是：源漏区内部牺牲区域的重掺杂是由以栅电极为掩模的离子注入而实现的，而源漏区与准体区的隔离层是通过腐蚀此牺牲区域的重掺层并填充以介质而形成的，因此所制成的MOSFET晶体管器件的源漏区与栅电极(包括准栅电极)自然具有自对准的特征；而且，对重掺杂区的腐蚀采用了高选择性的腐蚀液，故腐蚀过程能自动停止于轻掺杂区。这一自对准和自停止工艺使得晶体管制备过程的重复性和均匀性能满足大生产的需要，因而具有广阔的工业应用前景。
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公开(公告)号：CN100356528C
公开(公告)日：2007-12-19
申请号：CN200510086324.2
申请日：2005-08-31
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明公开了一种制备源漏位于绝缘层上的MOSFET晶体管的方法，是通过扩散或离子注入以及外延工艺，在半导体衬底表面形成低掺杂层，并在其下形成高掺杂的隐埋层，再利用对掺杂的选择腐蚀技术将源漏底下的高掺杂区腐蚀掉，之后用介质填充腐蚀后留下的孔洞，形成源漏下的绝缘层，从而实现源漏位于绝缘层上的MOSFET晶体管。本发明的制备方法和传统CMOS工艺相兼容，制备出的器件结合了纳米MOSFET器件制作工艺的两种新技术的优点，具有较高的实用价值，有望在未来的纳米集成电路中得到应用。
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公开(公告)号：CN1298056C
公开(公告)日：2007-01-31
申请号：CN200410009317.8
申请日：2004-07-09
Applicant: 北京大学
IPC: H01L27/12 , H01L27/092 , H01L21/84 , H01L21/8238
Abstract: 本发明提供了一种位于SOI衬底上的CMOS电路结构，由栅电极、栅介质层、上下层硅锭有源区以及上下层硅锭有源区之间的隔离绝缘层所构成；下层硅锭位于衬底的掩埋氧化层之上，栅介质层位于上层硅锭有源区的顶部和两侧以及下层硅锭有源区的两侧；栅电极骑跨于栅介质层、上层硅锭、下层硅锭和硅锭间隔离绝缘层所构成的组件，其底部立于衬底的掩埋氧化层之上。本发明的CMOS电路结构具有超强的可缩小能力，超高的集成密度，并且显著减少互连线数和长度。本发明还提供了该CMOS电路结构的制备方法，包括在SOI衬底上进行氧注入和退火形成双有源层等步骤。
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公开(公告)号：CN1794469A
公开(公告)日：2006-06-28
申请号：CN200510130001.9
申请日：2005-12-08
Applicant: 北京大学
IPC: H01L29/812 , H01L21/338
Abstract: 本发明提供了一种新结构的肖特基势垒MOS晶体管，其特征在于所述MOS晶体管的源区和漏区分别由两层金属或金属与半导体形成的化合物材料构成。该双层源漏肖特基势垒MOS晶体管的制作方法和传统的肖特基势垒MOS晶体管的制作工艺相兼容，只是在工艺过程中增加了一步低能离子注入，器件的性能却得到了极大的提高。本发明的肖特基势垒MOS晶体管由于其源漏具有双层结构，可以获得两种肖特基势垒高度，既可提高器件的开态电流又可减小关态电流，且在半导体薄膜很厚的情况下器件的性能并不会产生大的退化。
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Patent Agency Ranking
公开(公告)号：CN1731569A
公开(公告)日：2006-02-08
申请号：CN200510086323.8
申请日：2005-08-31
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明公开了一种制备源漏位于绝缘层上的MOSFET晶体管的方法，是在衬底材料上按照常规MOSFET工艺形成栅电极图形后，以栅电极图形为掩模进行离子注入掺杂，在源漏处形成表面低掺杂的表面层和内部高掺杂的隐埋层。再在栅电极两侧形成侧墙，并以该侧墙为掩模分别在源漏两侧开槽以露出高掺杂的隐埋层，然后利用对掺杂的选择腐蚀技术将源漏底下的高掺杂层腐蚀掉，之后用介质填充腐蚀后留下的孔洞，形成源漏下的绝缘层，从而实现源漏位于绝缘层上的MOSFET晶体管。
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公开(公告)号：CN1194415C
公开(公告)日：2005-03-23
申请号：CN03137020.9
申请日：2003-05-29
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336 , H01L27/11 , H01L29/41
Abstract: 本发明提供一种背栅MOS晶体管结构，包括栅电极、侧墙介质层、栅介质层、源重掺杂区和源轻掺杂区构成的源区、漏重掺杂区和漏轻掺杂区构成的漏区、沟道区，其源或漏区和沟道区掺杂与栅电极相互自对准；源或漏区的重掺杂区与沟道区之间存在与栅电极自对准且对称的源或漏区的轻掺杂区；源或漏区厚而沟道区薄。其制法是在背栅电极和背栅介质层形成后淀积一较厚的硅膜，再进行无掩膜较低能量的离子注入掺杂，接着化学机械抛光进行表面平坦化。该背栅MOS晶体管，其自对准结构使器件特性的离散最小化，其厚源或漏区以及对应的轻掺杂区导致寄生电阻和关态电流减小，其薄沟道区能提供大的导通电流和改善短沟道效应，可用作静态随机存储器中的pMOS负载管。
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公开(公告)号：CN1540768A
公开(公告)日：2004-10-27
申请号：CN200310103424.2
申请日：2003-10-31
Applicant: 北京大学
IPC: H01L29/78 , H01L27/12 , H01L21/336 , H01L21/84
Abstract: 本发明提供了一种自对准的源漏下陷型超薄体SOI MOS晶体管结构。该MOS器件有一个薄的沟道区和厚的源漏区。沟道区位于绝缘衬底的隐埋介质层的表面，源漏区位于沟道区两端并下陷于隐埋介质层中。这样，源漏区为低阻硅化物的生成提供足够的材料。该器件结构的一主要特征是厚源漏区相互对称并和栅电极自对准。这一自对准结构形成的工艺方法包括如下步骤：在栅电极两侧形成牺牲侧墙；以该侧墙和栅电极为掩膜各相同性地腐蚀隐埋介质层形成浅槽；以浅槽区内显露的半导体层为籽晶外延生长或淀积半导体材料以填充浅槽。
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公开(公告)号：CN119964507A
公开(公告)日：2025-05-09
申请号：CN202510430833.X
申请日：2025-04-08
Applicant: 北京大学深圳研究生院
IPC: G09G3/3233 , G09G3/32
Abstract: 本申请涉及一种有源微显示装置，包括至少一个像素模块，像素模块至少包括发光器件、驱动晶体管以及第一电容；至少一个分压模块，至少包括第二电容；第二电容的电容值是第一电容的电容值的m倍，m大于0；第一电容和相应的第二电容配置为共同分担数据电压。在电荷转移阶段将第一电容上的电荷按照电容值的比例转移至相应的第二电容，通过扩大第二电容实现数据电压编程范围的拓展，从而提升灰阶显示精度；同时多个像素模块可以共用一个或多个分压模块，拓展数据电压编程范围的同时，缩小显示装置中单个像素电路的平均面积，从而提升像素密度。本申请的像素电路还具有阈值电压补偿机制，降低驱动晶体管阈值电压分散性对发光器件驱动电流的影响。
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公开(公告)号：CN114615445B
公开(公告)日：2024-05-31
申请号：CN202210259636.2
申请日：2020-11-05
Applicant: 北京大学深圳研究生院
IPC: H04N25/47 , H04N25/53 , H04N25/70 , H01L27/146
Abstract: 本发明涉及一种具有光电响应的光电晶体管，包括逐层堆叠的衬底、底栅电极、底栅介质层、有源层、顶栅介质层、和顶栅电极；其中所述有源层包括具有光记忆功能的半导体材料，在所述有源层中包括沟道和源漏区域；其中在光照阶段和积分阶段，所述光电晶体管的底栅电极和顶栅电极电压不同，且使所述光电晶体管处在关态工作区；所述积分阶段至少包括曝光结束后的第一预设时间段；其中所述具有光记忆功能的半导体材料包括金属氧化物半导体。本发明还涉及一种利用双栅光电晶体管感光的方法，其中所述双栅光电晶体管的有源层材料包括具有光记忆功能的材料。本发明还涉及一种图像传感器阵列。
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