半导体结构的制备方法、半导体结构、器件及设备

    公开(公告)号:CN119364842A

    公开(公告)日:2025-01-24

    申请号:CN202411345982.8

    申请日:2024-09-25

    Abstract: 本申请提供一种半导体结构的制备方法、半导体结构、器件及设备。其中,制备方法包括:在衬底上形成有源结构,有源结构包括第一有源结构和第二有源结构,第二有源结构相较于第一有源结构远离衬底;基于第二有源结构,形成第一PN结结构;对第一PN结结构进行倒片并去除衬底,以暴露第一有源结构;基于第一有源结构,形成第二PN结结构,第一PN结结构和第二PN结结构构成PN结结构;其中,在形成第一PN结结构之前,对第一有源结构和第二有源结构进行离子注入。本申请通过制备半导体结构的PN结,增强了半导体器件中电路设计的灵活性。

    半导体结构的制备方法、半导体结构、器件及设备

    公开(公告)号:CN119997595A

    公开(公告)日:2025-05-13

    申请号:CN202510124534.3

    申请日:2025-01-26

    Abstract: 本申请提供一种半导体结构的制备方法、半导体结构、器件及设备。制备方法包括:在衬底的第一区域上形成第一极结构,并在衬底的第二区域上形成倒装堆叠晶体管中的第一晶体管;倒片并去除衬底;在第一区域上形成第二极结构,并在第二区域上形成倒装堆叠晶体管中的第二晶体管,第二极结构的离子掺杂类型与第一极结构的离子掺杂类型不同;其中,在第一极结构或第二极结构为基极结构的情况下,在基极结构的第三区域通过离子掺杂形成发射极结构,发射极结构的离子掺杂类型与基极结构的离子掺杂类型不同。通过制备与倒装堆叠晶体管工艺兼容的穿通双极结型晶体管,节省工艺步骤,增强半导体器件电路设计的灵活性。

    堆叠晶体管的制备方法、堆叠晶体管、器件及设备

    公开(公告)号:CN119325273A

    公开(公告)日:2025-01-17

    申请号:CN202411295018.9

    申请日:2024-09-14

    Abstract: 本申请提供一种堆叠晶体管的制备方法、堆叠晶体管、器件及设备,该方法包括:在衬底上形成鳍状结构;对鳍状结构和衬底进行热氧化处理,以形成输入/输出氧化绝缘层;在输入/输出氧化绝缘层上沉积第一绝缘材料,形成绝缘隔离层;基于第一鳍状结构,形成第一晶体管;倒片并减薄衬底,直至暴露第二鳍状结构的第一表面和输入/输出氧化绝缘层的一部分;刻蚀预设高度的第二鳍状结构,以形成第一凹槽;去除暴露出来的输入/输出氧化绝缘层和位于第一凹槽侧壁的输入/输出氧化绝缘层,以暴露绝缘隔离层;在第一凹槽中沉积第一绝缘材料,以形成绝缘隔离结构;基于第二鳍状结构,形成第二晶体管。

    一种隧穿场效应晶体管的制备方法

    公开(公告)号:CN116632044A

    公开(公告)日:2023-08-22

    申请号:CN202310703045.4

    申请日:2023-06-14

    Abstract: 本发明提供了一种隧穿场效应晶体管的制备方法,属于微纳电子学技术领域。本发明在基本的隧穿场效应晶体管结构的基础上,采用外延方法在衬底表面和栅叠层之间制备了一个具有和漏区或源区同样掺杂类型的中等浓度硅材料作为沟道区,从而降低或增大了隧穿场效应晶体管用于沟道反型的栅电压,进而降低或增大了隧穿场效应晶体管的开启电压。同时,沟道区的厚度较小,器件的衬底区主体仍然是轻掺杂的高阻硅,因此隧穿场效应晶体管的低关态电流优势得以保持。本发明可以与CMOS工艺兼容,可以用于未来大规模低功耗集成电路的集成。

    一种位于SOI衬底上的CMOS电路结构及其制作方法

    公开(公告)号:CN1595653A

    公开(公告)日:2005-03-16

    申请号:CN200410009317.8

    申请日:2004-07-09

    Applicant: 北京大学

    Abstract: 本发明提供了一种位于SOI衬底上的CMOS电路结构,由栅电极、栅介质层、上下层硅锭有源区以及上下层硅锭有源区之间的隔离绝缘层所构成;下层硅锭位于衬底的隐埋氧化层之上,栅介质层位于上层硅锭有源区的顶部和两侧以及下层硅锭有源区的两侧;栅电极骑跨于栅介质层、上层硅锭、下层硅锭和硅锭间隔离绝缘层所构成的组件,其底部立于衬底的隐埋氧化层之上。本发明的CMOS电路结构具有超强的可缩小能力,超高的集成密度,并且显著减少互连线数和长度。本发明还提供了该CMOS电路结构的制备方法,包括在SOI衬底上进行氧注入和退火形成双有源层等步骤。

    一种位于SOI衬底上的CMOS电路结构及其制作方法

    公开(公告)号:CN1298056C

    公开(公告)日:2007-01-31

    申请号:CN200410009317.8

    申请日:2004-07-09

    Applicant: 北京大学

    Abstract: 本发明提供了一种位于SOI衬底上的CMOS电路结构,由栅电极、栅介质层、上下层硅锭有源区以及上下层硅锭有源区之间的隔离绝缘层所构成;下层硅锭位于衬底的掩埋氧化层之上,栅介质层位于上层硅锭有源区的顶部和两侧以及下层硅锭有源区的两侧;栅电极骑跨于栅介质层、上层硅锭、下层硅锭和硅锭间隔离绝缘层所构成的组件,其底部立于衬底的掩埋氧化层之上。本发明的CMOS电路结构具有超强的可缩小能力,超高的集成密度,并且显著减少互连线数和长度。本发明还提供了该CMOS电路结构的制备方法,包括在SOI衬底上进行氧注入和退火形成双有源层等步骤。

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