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公开(公告)号：CN101136338A
公开(公告)日：2008-03-05
申请号：CN200710121802.8
申请日：2007-09-14
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明提供一种部分耗尽的SOI MOS晶体管的制备方法，属于半导体集成电路制造技术领域。部分耗尽SOI MOS晶体管的特征是，埋置绝缘层为凹形结构，沟道位于凹陷处，沟道区的上部轻掺杂或未掺杂，沟道区下部重掺杂。本发明针对上述SOI MOS晶体管提供的制备方法的特征在于，凹形结构埋置绝缘层的形成是自对准的和自停止的，即源、漏区内部的起始重掺杂是由以栅电极为掩模的离子注入而实现的，而源、漏区与准栅电极的隔离层是通过腐蚀此重掺层并填充以介质而形成的，因此所制成的器件自然具有源漏区与栅电极自对准的特征。而且重掺杂区的腐蚀是高选择性的，自动停止于轻掺杂区。本发明使得电路制备工艺的重复性和均匀性能满足大生产的需要。
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公开(公告)号：CN1328795C
公开(公告)日：2007-07-25
申请号：CN200310103424.2
申请日：2003-10-31
Applicant: 北京大学
IPC: H01L29/78 , H01L27/12 , H01L21/336 , H01L21/84
Abstract: 本发明提供了一种自对准的源漏下陷型超薄体SOI MOS晶体管结构。该MOS器件有一个薄的沟道区和厚的源漏区。沟道区位于绝缘衬底的隐埋介质层的表面，源漏区位于沟道区两端并下陷于隐埋介质层中。这样，源漏区为低阻硅化物的生成提供足够的材料。该器件结构的一主要特征是厚源漏区相互对称并和栅电极自对准。这一自对准结构形成的工艺方法包括如下步骤：在栅电极两侧形成牺牲侧墙；以该侧墙和栅电极为掩膜各相同性地腐蚀隐埋介质层形成浅槽；以浅槽区内显露的半导体层为籽晶外延生长或淀积半导体材料以填充浅槽。
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公开(公告)号：CN1567595A
公开(公告)日：2005-01-19
申请号：CN03137771.8
申请日：2003-06-24
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336
Abstract: 本发明公开了半导体集成电路制造技术领域中一种双栅金属氧化物半导体晶体管及其制备方法，目的是提供一种自对准的电分离双栅金属氧化物半导体晶体管(MOS晶体管)。本发明所提供的双栅金属氧化物半导体晶体管，包括硅衬底及其上的绝缘介质层、源/漏区、沟道(体)区、栅介质层、栅电极。其特征在于：所述沟道区为所述绝缘介质层上一垂直于所述硅衬底的硅墙；所述沟道区左右两侧对称地依次纵向排列所述栅介质层、栅电极；分布在所述沟道区左右两侧的栅电极相互自对准且电分离。本发明还提供了制备该双栅MOS晶体管的方法。本发明的双栅MOS晶体管避免了产生寄生元件，使得其在高速低功耗集成电路上的应用潜力得以充分发挥。
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公开(公告)号：CN1567590A
公开(公告)日：2005-01-19
申请号：CN03137743.2
申请日：2003-06-23
Applicant: 北京大学
IPC: H01L27/092 , H01L29/78 , H01L21/8238
Abstract: 本发明公开了一种互补金属氧化物半导体集成电路，其目的是提供一种在相同器件尺寸条件下能增加集成电路密度和提高集成电路性能的互补金属氧化物半导体集成电路技术。本发明所提供的互补金属氧化物半导体电路，包括nMOS场效应晶体管和pMOS场效应晶体管在内的半导体器件本体，所述pMOS器件位于所述nMOS器件之上，双方共享同一栅电极；pMOS器件为自对准双栅或环栅结构；pMOS器件与nMOS器件的沟道区相互自对准。本发明还提供了该互补金属氧化物半导体集成电路的两种制备方法。本发明为增加集成电路密度和提高集成电路的性能提供一种新的技术途径。
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公开(公告)号：CN100539048C
公开(公告)日：2009-09-09
申请号：CN200710176292.4
申请日：2007-10-24
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明公开了一种制作准双栅MOSFET晶体管的方法。本发明制作准双栅MOSFET晶体管方法特别的优点是：源漏区内部牺牲区域的重掺杂是由以栅电极为掩模的离子注入而实现的，而源漏区与准体区的隔离层是通过腐蚀此牺牲区域的重掺层并填充以介质而形成的，因此所制成的MOSFET晶体管器件的源漏区与栅电极(包括准栅电极)自然具有自对准的特征；而且，对重掺杂区的腐蚀采用了高选择性的腐蚀液，故腐蚀过程能自动停止于轻掺杂区。这一自对准和自停止工艺使得晶体管制备过程的重复性和均匀性能满足大生产的需要，因而具有广阔的工业应用前景。
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Patent Agency Ranking
公开(公告)号：CN100536092C
公开(公告)日：2009-09-02
申请号：CN200710122156.7
申请日：2007-09-21
Applicant: 北京大学
IPC: H01L21/336 , H01L21/84
CPC classification number: H01L29/66795
Abstract: 本发明提供一种利用选择外延工艺制备鳍形场效应晶体管的方法，属于半导体集成电路制造技术领域。该方法采用SOI晶片为衬底，首先在衬底表面生长一层薄介质层，然后进行光刻和刻蚀薄介质层和SOI的半导体膜层形成半导体条，对该半导体条的中间部分进行重掺杂；然后以半导体条为衬底选择外延生长半导体膜，在半导体条的两侧形成无掺杂半导体膜；腐蚀掉半导体条顶部的薄介质层和半导体条中间的重掺杂部分，留下半导体条两侧的半导体膜和半导体条两端的未掺杂区域，以该半导体膜作为超薄Fin体，生长栅介质层和栅电极材料，制得超薄Fin体的鳍形场效应晶体管。本发明Fin体的厚度由外延工艺决定，因此Fin体厚度、Fin体形貌的均匀性都会有很大的提高和改善。
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公开(公告)号：CN100527371C
公开(公告)日：2009-08-12
申请号：CN200710121802.8
申请日：2007-09-14
Applicant: 北京大学
IPC: H01L21/336 , H01L29/78
Abstract: 本发明提供一种部分耗尽的SOI MOS晶体管的制备方法，属于半导体集成电路制造技术领域。部分耗尽SOI MOS晶体管的特征是，埋置绝缘层为凹形结构，沟道位于凹陷处，沟道区的上部轻掺杂或未掺杂，沟道区下部重掺杂。本发明针对上述SOI MOS晶体管提供的制备方法的特征在于，凹形结构埋置绝缘层的形成是自对准的和自停止的，即源、漏区内部的起始重掺杂是由以栅电极为掩模的离子注入而实现的，而源、漏区与准栅电极的隔离层是通过腐蚀此重掺层并填充以介质而形成的，因此所制成的器件自然具有源漏区与栅电极自对准的特征。而且重掺杂区的腐蚀是高选择性的，自动停止于轻掺杂区。本发明使得电路制备工艺的重复性和均匀性能满足大生产的需要。
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公开(公告)号：CN100479188C
公开(公告)日：2009-04-15
申请号：CN200410009320.X
申请日：2004-07-09
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336 , H01L21/76 , H01L21/8238
Abstract: 本发明提供了一种体硅MOS晶体管结构及其制作方法。该体硅MOS晶体管，包括一栅电极，一栅介质层，一对栅电极侧墙介质层，一半导体体区，一源区和一漏区；栅电极位于栅介质层之上；栅介质位于半导体体区之上；半导体件区在栅电极两端的部分分别与源区和漏区相连；晶体管的源漏区的下方各有一绝缘层，绝缘层在结构上与栅电极是自对准的。在制备工艺上，绝缘层是通过填充栅电极两侧的硅槽形成，硅槽是通过自对准腐蚀栅电极两侧的体硅形成，源区和漏区是通过外延或CVD方法形成。本发明的MOS晶体管结构集SOI器件和体硅器件的优点子一体，同时消除或大大改善了SOI器件和体硅器件的主要缺点。
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公开(公告)号：CN101145582A
公开(公告)日：2008-03-19
申请号：CN200710176207.4
申请日：2007-10-23
Applicant: 北京大学
IPC: H01L29/786 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种准双栅MOS晶体管及其制备方法，属于半导体集成电路制造技术领域。该准双栅MOS晶体管的特征在于，包括一在半导体衬底之上的埋置绝缘层，所述埋置绝缘层呈凹形结构；半导体源区和漏区分别嵌入所述凹形结构埋置绝缘层的两个突起内侧，而沟道区位于埋置绝缘层中央凹陷处，所述半导体沟道区两端分别与所述源区和漏区相连；栅介质层位于半导体沟道区之上；栅电极位于栅介质层之上；栅电极侧墙介质层位于栅电极两侧，所述沟道区的上部轻掺杂或未掺杂，其下部重掺杂；准栅电极通过接触孔与沟道区的重掺杂区相连。与现有类似的准双栅MOS晶体管相比，本发明MOS晶体管的偏置电压所受限制减小，寄生效应也大为降低。
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公开(公告)号：CN101140887A
公开(公告)日：2008-03-12
申请号：CN200710176291.X
申请日：2007-10-24
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明公开了一种制作FinFET晶体管的方法，是选用晶向为(110)的SOI(semiconductor on insulator)晶片为衬底材料，用各向异性的腐蚀方法腐蚀该SOI材料的半导体层形成一侧面光滑且垂直于表面的半导体条，并对该半导体条的中间部分进行重掺杂。然后以该半导体条为衬底，从两侧选择外延生长一半导体膜，再利用重、轻掺杂材料之间足够大的腐蚀选择比，腐蚀掉半导体条的重掺杂区域，留下半导体条的两端和外延层，便形成所需的超薄Fin体。在该Fin体上生长栅介质和栅电极，再进行常规CMOS后道工序，即得到FinFET晶体管。
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