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公开(公告)号：CN114152902B
公开(公告)日：2023-03-28
申请号：CN202111467286.0
申请日：2021-12-03
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R33/035
Abstract: 本发明提供一种基于薄膜桥约瑟夫森结的SQUID探针及其使用方法，该结构包括：硅基底，硅基底的一端经过深硅刻蚀技术形成为针尖形状；器件探针端，包括形成在硅基底的针尖形状所在端上的一个第一SQUID；器件抵消端，包括形成在远离器件探针端的一个第二SQUID；第一反馈线圈及第二反馈线圈。SQUID探针结合深硅刻蚀技术将制备在硅基底上的器件探针端设置在硅基底的针尖形状所在端上，可精准控制第一SQUID与硅片尖端边缘的距离，从而提高SQUID与样品表面的磁耦合强度，并且在使用时可将SQUID探针结构与音叉共振结合实现精确的tip‑sample距离控制，从而大幅度提高硅基底上SQUID探针的空间分辨率；另外结合硅基底上集成的第一及第二反馈线圈可以实现探针的多功能测量。
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公开(公告)号：CN110032792B
公开(公告)日：2022-11-11
申请号：CN201910278235.X
申请日：2019-04-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/398
Abstract: 本发明提供一种超导数字电路设计方法，包括：基于超导数字电路的设计需求进行系统架构设计和功能设计后生成电路设计网表；对所述电路设计网表中任一数据通路上的所有单元电路的所有端口均进行磁通存储能力检测，并在端口具有磁通存储能力时，于该端口处增设一缓冲单元，以此实现对所述电路设计网表的时序优化，从而得到终端电路设计网表；对所述终端电路设计网表进行逻辑功能验证及时序验证后生成超导数字电路版图，并对所述超导数字电路版图进行物理验证以完成超导数字电路设计。通过本发明解决了现有采用单元库设计方法进行超导数字电路设计时，因同一超导数字单元电路后接不同负载而引起的超导数字电路时序分析准确性较低的问题。
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公开(公告)号：CN113437209B
公开(公告)日：2022-06-21
申请号：CN202110749920.3
申请日：2021-07-02
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种亚微米堆栈结构约瑟夫森结器件及其制备方法。制备方法包括步骤：提供衬底，于衬底上形成约瑟夫森结堆栈结构；形成初始绝缘层覆盖衬底及约瑟夫森结堆栈结构；对位于约瑟夫森结堆栈结构正上方的初始绝缘层进行第一次光刻刻蚀，以形成第一绝缘环；对剩余的绝缘层进行第二次光刻刻蚀，以形成第二绝缘环；进行化学机械抛光；于剩余的绝缘层中形成接触孔；形成顶电极引出层和底电极引出层。本发明可以有效降低寄生电感以及避免在结区正上方开孔带来的漏电流和对结区尺寸的限制，为制备亚微米尺寸堆栈SNS约瑟夫森结器件提供了技术支持，还能够减小结电容，避免外部磁场噪声带来的影响，有助于提高制备良率和降低制备成本。
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公开(公告)号：CN114583038A
公开(公告)日：2022-06-03
申请号：CN202210226252.0
申请日：2022-03-09
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于NbN约瑟夫森结的超导量子比特结构及其制备方法，该超导量子比特结构包括衬底、缓冲层、功能层、隔离层、第一配线部及第二配线部，其中，缓冲层位于衬底的上表面，功能层位于缓冲层的上表面且包括间隔设置的电容器、第一约瑟夫森结、第二约瑟夫森结及谐振器，隔离层填充功能层中的间隙并覆盖功能层的显露表面及衬底的上表面，且隔离层中设有第一接触孔及第二接触孔，第一配线部填充于第一接触孔并与第一约瑟夫森结的上表面接触，第二配线部填充于第二接触孔并与第二约瑟夫森结的上表面接触。本发明通过采用高阻率的硅作为衬底、绝缘性的TaN膜作为约瑟夫森结的结区，减少了衬底中电荷涨落，增强了超导量子比特的相干性。
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Patent Agency Ranking
公开(公告)号：CN114497344A
公开(公告)日：2022-05-13
申请号：CN202011156414.5
申请日：2020-10-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种深亚微米约瑟夫森隧道结及其制备方法，该结构包括：衬底；约瑟夫森隧道结，沿横向方向延伸形成于衬底的上表面，约瑟夫森隧道结自左向右包括第一电极、势垒层及第二电极；第一电极引出结构，与第一电极一体成形；第二电极引出结构，与第二电极一体成形。通过在衬底上沿横向方向(即沿水平方向)制备约瑟夫森隧道结的三层膜，从而形成沿横向延伸的约瑟夫森隧道结，结的尺寸大小不会受限于光刻极限的限制，薄膜厚度可作为结的一条边长，这将大幅缩减结面积；另外，由于三层膜结构分别制备，且其电极引出结构与对应的电极一体成型，减少了传统工艺中所需的绝缘层和配线层，简化了工艺流程，缩短了工艺周期，使工艺可控性提高。
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公开(公告)号：CN114221629A
公开(公告)日：2022-03-22
申请号：CN202111088251.6
申请日：2021-09-16
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03F3/60
Abstract: 本发明提供一种平衡式超导量子干涉器件微波放大器及其制备方法，该平衡式超导量子干涉器件微波放大器包括第一3dB正交定向耦合器、第一阻抗匹配网络、第二阻抗匹配网络、第一超导量子干涉器件、第二超导量子干涉器件、第三阻抗匹配网络、第四阻抗匹配网络及第二3dB正交定向耦合器。本发明的平衡式超导量子干涉器件微波放大器的整个电路输入输出端是关于SQUID对称，相较于单路SQUID微波放大器电路，平衡式SQUID微波放大器不仅能够大幅度提升输入输出匹配性能，扩展器件工作带宽，更容易实现级联，还能够改善放大器饱和功率和良好稳定。平衡式SQUID微波放大器采用平面微纳制备工艺加工实现，与现有大部分超导器件制备工艺兼容，可大大提高相关低温探测系统集成度。
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公开(公告)号：CN113627120A
公开(公告)日：2021-11-09
申请号：CN202111094793.4
申请日：2021-09-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/394
Abstract: 本发明公开了一种超导集成电路布局优化方法和装置、存储介质和终端，其中方法包括：对待布局网表进行模块化处理获取分割模块，并对所有分割模块进行布局优化得到优化电路布局；其中，对分割模块进行布局优化包括：确定分割模块所需布局空间大小；对分割模块中所有逻辑门单元进行位置排布优化；将结果映射到布局规划中获取分割模块的版图布局；将分割模块中的所有汇流缓冲器单元放置到版图布局中，并通过第二全局优化器对版图布局中的所有单元进行位置优化，而后对版图布局中所有包含时钟的逻辑门单元进行时钟优化；本发明实现大规模超导集成电路的自动版图布局优化，替代原有的手动设计流程，提高超导集成电路的设计规模并缩短设计迭代周期。
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公开(公告)号：CN113095015A
公开(公告)日：2021-07-09
申请号：CN202110500919.7
申请日：2021-05-08
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G06F30/34 , G06F115/10
Abstract: 本发明的SFQ时序电路综合计算方法、系统以及终端，分别对SFQ逻辑门状态机的状态机描述分别进行解释以及编译获得该状态机的状态转移集合信息，并对所述状态转移集合信息分解为一或多个子状态机，并将各子状态机与SFQ逻辑单元库中的各单元门进行映射，并基于各子状态机的映射结果，对各子状态机进行重组，以获得SFQ时序逻辑电路结构。本发明利用了SFQ逻辑门自有的优势，直接完成从SFQ逻辑门状态机到SFQ时序电路的逻辑映射，减少了中间模拟CMOS逻辑门、组成CMOS时序状态机的两步操作，提高了SFQ时序电路的逻辑综合成功率以及对SFQ单元库的利用率，使SFQ时序电路的大规模自动化设计更加高效，并解决现有技术的问题。
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公开(公告)号：CN113030709A
公开(公告)日：2021-06-25
申请号：CN202110367795.X
申请日：2021-04-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G01R31/28
Abstract: 本发明提供一种超导高频测试系统和方法，先接收触发脉冲信号，输出周期性的高频时钟信号；对高频时钟信号的连断性进行控制，输出高频控制时钟信号；接收初始信号为线性反馈移位寄存器设置非零初始状态，基于高频控制时钟信号同时输出多路预设周期长度的周期性的伪随机序列；待测电路接收多路伪随机序列，输出多路测试信号；接收所述多路测试信号，基于低频时钟信号输出多路转换信号；将多路转换信号与预期的输出结果进行对比，确定待测电路是否正常工作。本发明电路结构相对比较简单；输入信号是基于线性反馈移位寄存器生成的伪随机序列，可以实现持续性的高频测试，更符合待测电路的实际工作情况。
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