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公开(公告)号：CN115564033A
公开(公告)日：2023-01-03
申请号：CN202211144355.9
申请日：2022-09-20
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种基于阻变存储器的卷积计算电路及计算方法，其中，计算电路包括：存算阵列、数模转换器、模数转换器、字/位线译码器和控制器；存算阵列在位线方向上与数模转换器连接，在字线方向上与模数转换器连接；数模转换器的输入为卷积输入数字信号，输出连接到存算阵列；模数转换器的输入连接到存算阵列，输出为卷积输出数字信号；字/位线译码器的输出连接到存算阵列，用于选择部分或全部所述存算阵列；控制器的输出分别连接到存算阵列、数模转换器和模数转换器，用于产生实现卷积计算的控制信号。本发明能够使卷积计算的效率得到大幅提升。
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公开(公告)号：CN113539327A
公开(公告)日：2021-10-22
申请号：CN202110779019.0
申请日：2021-07-09
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C13/00 , G06F16/903
Abstract: 本发明涉及一种相变存储单元实现快速逻辑计算装置及数据检索方法，装置包括相变存储阵列和外围控制电路，相变存储阵列包括两个相变存储逻辑算子；相变存储逻辑算子包括两个相变存储单元，两个相变存储单元的一端均与同一位线相连，另一端与各自的选通管的漏端相连，选通管的源端接地，相变存储逻辑算子中的一个相变存储单元的选通管的栅极与第一字线相连，另一个相变存储单元的选通管的栅极与第二字线相连；外围控制电路将初始数据信息写入相变存储阵列中，选通管根据第一字线和第二字线上的信号选通相变存储单元，使得相变存储单元中存储的信息与位线上的脉冲信号进行逻辑运算。本发明能够减少数据匹配计算量，实现高效的数据检索。
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公开(公告)号：CN113485520A
公开(公告)日：2021-10-08
申请号：CN202110911362.6
申请日：2021-08-10
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05F3/26
Abstract: 本发明涉及一种无片外电容型LDO瞬态响应增强电路，包括：OTA电路，包括第一支路和第二支路，所述第一支路和第二支路在产生上冲电压和下冲电压时会产生电流跳变；下冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制泄放支路；所述泄放支路用于为功率管提供栅极到地的放电通路；上冲检测电压支路，分别与所述第一支路和第二支路相连，用于根据所述第一支路和第二支路产生的电流跳变控制充电支路；所述充电支路用于为所述功率管提供电源到栅极的充电通路。本发明能显著提高LDO瞬态响应。
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公开(公告)号：CN110794673B
公开(公告)日：2021-06-22
申请号：CN201910986671.2
申请日：2019-10-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05B13/04
Abstract: 本申请实施例所公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。
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公开(公告)号：CN110619907B
公开(公告)日：2021-06-04
申请号：CN201910806010.7
申请日：2019-08-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本申请实施例涉及神经网络领域。采用本发明提供的突触电路，包括：第一存储器、第二存储器和开关组件；开关组件包括第一开关管、第二开关管和第三开关管；第一开关管的第一端与第一存储器的第一端连接，第一开关管的控制端与第一位线接口连接；第二开关管的第一端与第二存储器的第一端连接，第二开关管的控制端与第二位线接口连接；第一存储器的第二端与第二存储器的第一端连接；第三开关管的第一端与第二存储器的第二端连接，第三开关管的第二端与字线接口连接，第三开关管的第三端接地。基于本申请实施例，通过第一开关管和第二开关管分别控制串联的第一存储器和第二存储器，在数据存储时可以减少存储器间的交叉干扰。
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Patent Agency Ranking
公开(公告)号：CN109903801B
公开(公告)日：2021-04-02
申请号：CN201910208832.5
申请日：2019-03-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C16/26
Abstract: 本发明提供一种相变存储器的数据读出电路及方法，包括：参考读电压产生电路、读电压预充电电路、目标相变存储单元、未选中相变存储单元、电压比较器电路；其中，所述参考读电压产生电路与所述电压比较器电路连接，所述读电压预充电电路与所述目标相变存储单元所在位线和所述未选中相变存储单元所在位线连接，所述目标相变存储单元与所述电压比较器电路连接，所述未选中相变存储单元与所述电压比较器电路连接，所述电压比较器电路与所述读电压预充电电路连接。本发明的相变存储器的数据读出电路及方法读出速度快、功耗低且误读率低。
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公开(公告)号：CN106898371B
公开(公告)日：2020-08-28
申请号：CN201710102254.8
申请日：2017-02-24
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种三维存储器读出电路及其字线与位线电压配置方法，包括：在对三维存储单元阵列进行读操作时，通过配置模块将所述三维存储单元阵列中的所有位线置为读不选择位线电压，将所述三维存储单元阵列中的所有字线置为读不选择字线电压；待脉冲信号到来后，将要读取的存储单元所在的位线置为读取电压Vread，将要读取的存储单元所在的字线置为0V；其中，所述读不选择位线电压介于Vread/2与Vread之间；所述读不选择字线电压介于Vread/2与Vread之间。本发明降低了位线上半选通单元两端的电压，三维存储器芯片在读操作时功耗变低、速度变快、无全阵列漏电、选中字线上未被选中的存储单元保持半选通。
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公开(公告)号：CN105931665B
公开(公告)日：2020-06-09
申请号：CN201610242426.7
申请日：2016-04-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C13/00
Abstract: 本发明提供一种相变存储器读出电路及方法，包括存储数据的目标相变存储单元阵列；非晶态参考相变存储单元列；晶态参考相变存储单元列；以及灵敏放大器。初始阶段，将非晶态参考相变存储单元置为非晶态，将晶态参考相变存储单元列置为晶态；选中一个目标相变存储单元、一个非晶态相变存储单元以及一个晶态相变存储单元，其信号输出至灵敏放大器；灵敏放大器以非晶态相变存储单元和晶态相变存储单元的读电流为基准产生参考电流，将目标相变存储单元的读电流和参考电流进行比较，以产生目标相变存储单元的读出电压信号。本发明的相变存储器读出电路及方法具有读取时间短，对工艺变化适应性强和误读取少等优点，有效改善了相变存储器读出电路的性能。
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公开(公告)号：CN110794673A
公开(公告)日：2020-02-14
申请号：CN201910986671.2
申请日：2019-10-15
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05B13/04
Abstract: 本申请实施例所公开的一种应用于神经元的全数字仿生电路及系统，其中，电路包括神经元输入模块、时钟选择模块、计数模块、置零延时模块和神经元输出模块，计数模块具有脉冲信号输入端、时钟信号输入端、清零端和计数信号输出端，神经元输入模块与脉冲信号输入端连接，时钟选择模块与时钟信号输入端连接，置零延时模块与清零端连接，神经元输出模块与计数信号输出端连接。基于本申请实施例，能够在神经网络中动态地进行神经元信号的向上或者向下计数，并且通过置零延时模块能够对置零信号和计数信号进行展宽，模拟神经元的不应期，使得计数模块中的数据清零。该仿生电路采用全数字设计，不仅能够简化电路的复杂程度，而且能够减少电路的功耗，便于实现大规模电路集成。
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公开(公告)号：CN106410773B
公开(公告)日：2018-09-25
申请号：CN201610846364.0
申请日：2016-09-23
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H02H9/04
Abstract: 本发明提供增强型堆叠式ESD电路及混合电压输入输出接口电路，所述ESD电路在传统堆叠电路的基础上增加了偏置电压传输电路和高压传输电路；偏置电压传输电路，分别与分压电路及反相器电路连接，用于实现当内部ESD总线的电压为正常上电脉冲时，偏置电压传输电路开启，将分压电路的输出电压传输到反相器电路；高压传输电路，分别与内部ESD总线及泄放电路连接，用于实现当内部ESD总线的电压为高压瞬态脉冲时，高压传输电路开启，并将高压瞬态脉冲产生的高压信号传输到泄放电路，增大ESD电路的电流泄放能力。通过本发明的增强型堆叠式ESD电路及混合电压输入输出接口电路，解决了传统堆叠式ESD电路存在泄放电流能力弱的问题。
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