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公开(公告)号：CN111293212A
公开(公告)日：2020-06-16
申请号：CN201811495192.2
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于隧穿隔离层的磁性隧穿结器件及其制作方法，该器件包括：第一金属连接层，所述第一金属连接层形成于一CMOS电路基底上、第一金属过渡层、隧穿隔离底层、固定磁层、隧穿层、自由磁层、隧穿隔离顶层、第二金属过渡层以及第二金属连接层。本发明采用原子层沉积工艺、化学气相沉积工艺或薄膜剥离-转移工艺制作自由磁层，可以避免隧穿层不被溅射粒子损伤，提高隧穿层的质量。本发明的隧穿隔离层可有效隔绝金属过渡层与固定磁层以及自由磁层，使固定磁层、自由磁层与金属过渡层间没有界面态，以保证固定磁层、自由磁层良好的铁磁性能。
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公开(公告)号：CN111293136A
公开(公告)日：2020-06-16
申请号：CN201811495172.5
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/22 , H01L23/528 , H01L21/768
Abstract: 本发明提供一种基于二维器件的三维MRAM存储结构及其制作方法，结构包括：第一存储层，包括CMOS电路基底、磁性隧穿结器件、源线金属层、字线金属层以及位线金属层；第一连接电路层，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；若干个第二存储层，其采用二维半导体材料形成二维CMOS电路层，以及若干个第二连接电路层，位于相邻的第二存储层之间。本发明不需要硅穿孔工艺中先对单层芯片流片、研磨减薄以及对准焊接等步骤，而是直接将多层存储电路堆叠制备在同一衬底上，其制作工艺与CMOS工艺兼容。本发明的二维CMOS器件无须经过400～500℃以上高温处理，可提高器件的性能及工艺稳定性。
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公开(公告)号：CN105914445B
公开(公告)日：2019-04-19
申请号：CN201610301900.9
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于绝缘体上硅衬底的射频共面波导元件及其制备方法，所述制备方法包括：1）制备绝缘体上硅衬底，包括依次层叠的底层硅、绝缘层及顶层硅，所述绝缘层的下部于对应于制备射频共面波导元件的位置具有至少直至所述底层硅的凹槽；2）定义器件区域，并去除器件区域的顶层硅，露出下方所述绝缘层的上部表面；3）制备射频共面波导元件。本发明基于图形化的绝缘体上硅衬底，通过后期刻蚀得到了具有衬底空腔的共面波导，空腔结构中的空气介质使得衬底的等效电容减小、等效电阻增大，消除了SiO2中的固定电荷、可动电荷，Si/SiO2系统的界面态、陷阱电荷等影响微波传输的不利因素，从而减小了介质损耗，提高了共面波导的传输性能。
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公开(公告)号：CN105810694B
公开(公告)日：2019-04-19
申请号：CN201610301877.3
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种用于射频与CMOS电路共集成的绝缘体上硅衬底及制备方法，所述绝缘体上硅衬底，包括：底层硅；绝缘层，结合于所述底层硅表面，所述绝缘层的下部于对应于制备射频器件的位置具有直至所述底层硅的凹槽，且所述凹槽内的底层硅中具有与不同射频器件所需深度对应的空槽；顶层硅，结合于所述绝缘层表面。本发明基于图形化的绝缘体上硅衬底，对于容易受到低阻衬底影响的射频器件，将其下方的氧化层以及硅衬底进行适当掏空，从而改善了射频器件性能。该衬底材料同时适于制备高性能CMOS器件，从而可将传统CMOS电路与射频电路共集成在该衬底上。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
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公开(公告)号：CN105810694A
公开(公告)日：2016-07-27
申请号：CN201610301877.3
申请日：2016-05-09
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: H01L27/1203 , H01L21/84
Abstract: 本发明提供一种用于射频与CMOS电路共集成的绝缘体上硅衬底及制备方法，所述绝缘体上硅衬底，包括：底层硅；绝缘层，结合于所述底层硅表面，所述绝缘层的下部于对应于制备射频器件的位置具有直至所述底层硅的凹槽，且所述凹槽内的底层硅中具有与不同射频器件所需深度对应的空槽；顶层硅，结合于所述绝缘层表面。本发明基于图形化的绝缘体上硅衬底，对于容易受到低阻衬底影响的射频器件，将其下方的氧化层以及硅衬底进行适当掏空，从而改善了射频器件性能。该衬底材料同时适于制备高性能CMOS器件，从而可将传统CMOS电路与射频电路共集成在该衬底上。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
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Patent Agency Ranking
公开(公告)号：CN119132909A
公开(公告)日：2024-12-13
申请号：CN202411278494.X
申请日：2024-09-12
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供了一种纳米真空沟道晶体管及其制备方法，本发明的纳米真空沟道晶体管中，发射极具有与收集极相对设置的尖端，于发射极和收集极之间限定一纳米间隙，能够实现纳米级的沟道，使得真空度对场发射晶体管的影响降低，栅电极设置于发射极和收集极的上方、下方和两侧中的至少一处，赋予器件所需的栅极控制能力，从而实现较低工作电压下器件的高速通断。通过本发明的制备方法中，采用成熟的光刻技术形成发射极的步骤之后，于发射极的侧壁形成牺牲侧墙结构，利用牺牲侧墙结构限定发射极与收集极之间的纳米间隙，保证真空沟道的纳米级加工精度，能够与CMOS工艺高度兼容，大幅降低器件的制造成本，工艺一致性高等优势。
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公开(公告)号：CN111952183B
公开(公告)日：2024-07-30
申请号：CN202010849605.3
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种具有环栅结构的场效应晶体管的制备方法，包括：1)制备衬底结构，包括半导体衬底，半导体衬底中插入有介质牺牲层；2)定义器件区域，对器件区域进行阱掺杂，并器件区域外围形成隔离区；3)刻蚀介质牺牲层上方的半导体层，以形成线型半导体沟道，线型半导体沟道两端连接有半导体层；4)采用湿法腐蚀去除介质牺牲层以在线型半导体沟道下方形成空腔；5)形成包围线型半导体沟道的栅介质层及栅电极层，以形成栅极结构；6)在线型半导体沟道两端的半导体层中形成源区及漏区。本发明可避免介质牺牲层的侧向腐蚀，本发明的器件具有较高的电学性能，同时具有较小的工艺难度，以及更广泛的工艺兼容性。
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公开(公告)号：CN118398649A
公开(公告)日：2024-07-26
申请号：CN202410577435.6
申请日：2024-05-10
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L21/762
Abstract: 本发明提供一种SOI衬底结构及其制备方法，包括：自下而上堆叠的衬底层、绝缘层和顶功能层，衬底层与绝缘层之间设置有中间隔离层，中间隔离层包括第一面、相对于第一面远离衬底层的第二面，以及自其第一面向第二面凸出的多个柱状支撑结构，柱状支撑结构包括中心柱体和包覆于中心柱体的壳层，柱状支撑结构远离衬底层的端部以一预定间距彼此间隔。本发明采用壳层包覆作为芯层的中心柱体，构成柱状支撑结构，能够明显提升柱状支撑结构的面积占比，提升SOI衬底结构整体的机械支撑能力和导热能力。本发明的SOI衬底结构的制备方法，能够拓宽刻蚀工艺的裕度，具有较高的工艺稳定性，提升SOI衬底结构的加工质量，具有与现有的CMOS工艺高度兼容的优势。
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公开(公告)号：CN111952189B
公开(公告)日：2024-07-26
申请号：CN202010850781.9
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/417 , H01L29/423 , H01L29/786
Abstract: 本发明提供一种基于空腔包围结构的环形栅场效应晶体管及制备方法，场效应晶体管包括依次层叠的基底、绝缘层及半导体顶层，半导体顶层上设置有呈环形的环形栅极，半导体顶层中形成有第一极与第二极，第一极位于环形栅极内侧并被环形栅极包围，第二极位于环形栅极外侧并包围环形栅极，绝缘层中形成有环形空腔，环形空腔在垂直投影方向上包围第一极，且环形空腔在垂直投影方向上与环形栅极具有交叠。本发明在源区或漏区下方引入环型空腔，并且将栅极设置成与所述环型空腔对应的环形栅极结构，可以彻底消除绝缘层导电沟道重叠构成的侧边结构，消除漏电通道，可大大提高抗总剂量辐照性能。
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公开(公告)号：CN111952181B
公开(公告)日：2024-05-24
申请号：CN202010849594.9
申请日：2020-08-21
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/06 , H01L29/10 , H01L29/45 , H01L29/78
Abstract: 本发明提供一种具有隔离层的鳍式场效应晶体管及其制备方法，通过隔离层可将源、漏电极与漏电通路隔离，从根本上解决Fin结构底部漏电问题；通过源漏金属硅化层，可增大源漏掺杂区尺寸，以减小源漏接触电阻；通过阻挡层可进一步的避免形成漏电通路；从而本发明可有效提升器件的抗总剂量辐照能力。
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