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公开(公告)号：CN117355141A
公开(公告)日：2024-01-05
申请号：CN202310784731.9
申请日：2023-06-29
Applicant: 三星电子株式会社
IPC: H10B51/20
Abstract: 提供一种非易失性存储器装置和一种非易失性存储器系统。非易失性存储器装置包括：衬底；绝缘层，其位于衬底上；位线隔离层，其位于绝缘层上；共源极线导电层，其位于位线隔离层上；铁电存储器单元，其位于位线隔离层上；位线，其连接至铁电存储器单元的顶部；以及共源极线，其连接至共源极线导电层并且电连接至铁电存储器单元，其中，铁电存储器单元包括铁电层、沟道层、连接至铁电层和沟道层并且在竖直方向上延伸的第一导电填充件、以及连接至铁电层和沟道层并且在竖直方向上延伸的第二导电填充件，第一导电填充件连接至位线，并且第二导电填充件连接至共源极线。
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公开(公告)号：CN108630275B
公开(公告)日：2023-10-13
申请号：CN201711419411.4
申请日：2017-12-25
Applicant: 三星电子株式会社
Abstract: 本发明提供一种非易失性存储器装置及其编程方法。提供一种执行多个编程循环的非易失性存储器装置的编程方法。所述多个编程循环中的至少一个编程循环包括：在第一间隔和第二间隔期间将选择的单元串的通道划分为第一侧通道和第二侧通道；在第一间隔期间，通过施加第一电平的串选择线电压来使选择的单元串的串选择晶体管截止，并升高第一侧通道的第一电压和第二侧通道的第二电压；在第二间隔期间，通过施加与第一电平不同的第二电平的串选择线电压来使串选择晶体管导通，并对与第一侧通道或第二侧通道对应的选择的存储器单元执行热载流子注入(HCI)编程操作。
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公开(公告)号：CN116419573A
公开(公告)日：2023-07-11
申请号：CN202211649703.8
申请日：2022-12-21
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体器件，其包括：衬底；包括电极和沟道分离图案的堆叠，电极堆叠在衬底上并彼此间隔开，沟道分离图案在相邻电极之间；以及穿透堆叠的垂直结构，其中垂直结构包括导电柱、沟道结构以及在导电柱和沟道结构之间的插入层，沟道结构包括通过沟道分离图案彼此垂直间隔开的第一沟道层和第二沟道层，电极包括第一电极和第二电极，第一电极和第二电极连接到第一沟道层和第二沟道层，沟道分离图案在第一沟道层和第二沟道层之间，沟道分离图案在连接到第一沟道层的一个第二电极和连接到第二沟道层的一个第一电极之间。
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公开(公告)号：CN116113234A
公开(公告)日：2023-05-12
申请号：CN202211142787.6
申请日：2022-09-20
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件，包括：单元区和外围区；单元区中的基底绝缘层，包括相对的第一前表面和第一后表面；外围区中的第一半导体衬底，包括相对的第二前表面和第二后表面；第一前表面上的有源图案；第一导线，在有源图案的侧面上沿第一方向延伸；有源图案上的电容器结构；第二前表面上的第一电路元件；以及第二导线，在第一后表面和第二后表面上沿与第一方向交叉的第二方向延伸。有源图案在与第一方向和第二方向交叉的竖直方向上延伸，以将第二导线电连接到电容器结构。
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公开(公告)号：CN115666135A
公开(公告)日：2023-01-31
申请号：CN202210320618.0
申请日：2022-03-29
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置，所述半导体装置包括：第一导线，设置在基底上并且在垂直于基底的顶表面的第一方向上彼此间隔开；第二导线，在平行于基底的顶表面的第二方向上与第一导线间隔开；栅电极，设置在第一导线与第二导电线之间并且在第一方向上延伸；多个沟道图案，设置为包围栅电极的侧表面并且在第一方向上彼此间隔开；铁电图案，在所述多个沟道图案中的每个与栅电极之间；以及栅极绝缘图案，在所述多个沟道图案中的每个与铁电图案之间。所述多个沟道图案中的每个连接到第一导线中的一条对应的第一导线和第二导线中的一条对应的第二导线。
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Patent Agency Ranking
公开(公告)号：CN115497981A
公开(公告)日：2022-12-20
申请号：CN202210653191.6
申请日：2022-06-09
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件，包括：多个半导体图案，沿第一水平方向延伸，并在第二水平方向和竖直方向上彼此分离，每个半导体图案包括沿第一水平方向布置的第一源/漏区、沟道区、以及第二源/漏区；多个栅极绝缘层，覆盖沟道区的上表面或侧表面；多条字线，在沟道区的上表面或侧表面上；以及多个电阻式开关单元，分别连接到半导体图案的第一侧壁，沿第一水平方向延伸，并在第二水平方向和竖直方向上彼此分离，每个电阻式开关单元包括第一电极、第二电极、以及在第一电极和第二电极之间并包括碳纳米管的电阻式开关材料层。
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公开(公告)号：CN115346998A
公开(公告)日：2022-11-15
申请号：CN202210149385.2
申请日：2022-02-18
Applicant: 三星电子株式会社
IPC: H01L27/1159 , H01L27/11597 , H01L27/11595
Abstract: 一种半导体存储器件可以包括堆叠，该堆叠包括：交替堆叠在衬底上的字线和层间绝缘图案，该字线沿平行于衬底的顶面的第一方向延伸；半导体图案，与字线交叉，并且具有沿平行于衬底的顶面的第二方向延伸的长轴；数据存储图案，分别介于半导体图案与字线之间，该数据存储图案包括铁电材料；位线，沿垂直于衬底的顶面的第三方向延伸，并在第一方向上彼此间隔开，该位线中的每一条位线与在第三方向上彼此间隔开的半导体图案的第一侧面接触；以及源极线，与半导体图案的第二侧面接触。
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公开(公告)号：CN115332264A
公开(公告)日：2022-11-11
申请号：CN202210364302.1
申请日：2022-04-07
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/1157 , H01L27/11582
Abstract: 一种半导体存储器件包括：半导体衬底；栅极结构，所述栅极结构在所述半导体衬底上沿垂直方向延伸；多个电荷俘获层，所述多个电荷俘获层在所述垂直方向上彼此间隔开并且均具有围绕所述栅极结构的第一环形的水平截面；多个半导体图案，所述多个半导体图案在所述垂直方向上彼此间隔开并且均具有围绕所述多个电荷俘获层中的相应的电荷俘获层的第二环形的水平截面；源极区和源极线，所述源极区和所述源极线位于所述多个半导体图案中的每个半导体图案的在水平方向上的一端处；以及漏极区和漏极线，所述漏极区和所述漏极线位于所述多个半导体图案中的每个半导体图案的在所述水平方向上的另一端处。所述栅极结构可以包括栅极绝缘层和栅电极层。
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公开(公告)号：CN114649333A
公开(公告)日：2022-06-21
申请号：CN202111224245.9
申请日：2021-10-20
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 一种半导体元件，包括设置在衬底上的多个半导体结构、第一导电图案、第一杂质区、栅极绝缘图案、第二导电图案以及第二杂质区。每个半导体结构包括具有沿第一方向延伸的线性形状的第一半导体图案和沿竖直方向从第一半导体图案的上表面突出的第二半导体图案。半导体结构沿与第二方向垂直的第一方向彼此间隔开。第一导电图案形成在第一半导体图案之间第一杂质区形成在第一半导体图案中与第二半导体图案的第一侧壁相邻的开口中第一杂质区包括杂质扩散阻挡图案和掺杂有杂质的多晶硅图案。
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公开(公告)号：CN113972284A
公开(公告)日：2022-01-25
申请号：CN202110817892.4
申请日：2021-07-20
Applicant: 三星电子株式会社
IPC: H01L29/786 , H01L29/417 , H01L21/34
Abstract: 一种半导体器件，包括：在衬底上的栅电极；在衬底上围绕栅电极的侧壁的沟道；以及源/漏电极，在衬底上，在栅电极的在平行于衬底的上表面的第一方向上的相对侧。在平行于衬底的上表面的水平方向上从栅电极到源/漏电极的沟道的厚度不是恒定的，而是在垂直于衬底的上表面的垂直方向上变化。
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