-
公开(公告)号：CN113010346A
公开(公告)日：2021-06-22
申请号：CN202110263452.9
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种半导体设备的错误检测码生成电路包括第一循环冗余校验(CRC)引擎、第二CRC引擎和输出选择引擎。第一CRC引擎响应于模式信号，基于多个第一单位数据和第一DBI位，使用第一生成矩阵来生成第一错误检测码位。第二CRC引擎响应于模式信号，基于多个第二单位数据和第二DBI位，使用第二生成矩阵来生成第二错误检测码位。输出选择引擎响应于模式信号，通过合并第一错误检测码位和第二错误检测码位来生成最终错误检测码位。第一生成矩阵与第二生成矩阵相同。
-
公开(公告)号：CN112116945A
公开(公告)日：2020-12-22
申请号：CN202010546678.5
申请日：2020-06-16
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供一种半导体存储器设备和存储器系统。该半导体存储器设备包括存储器单元阵列、纠错码(ECC)引擎电路、错误信息寄存器和控制逻辑电路。存储器单元阵列包括存储器单元行。控制逻辑电路控制ECC引擎电路以基于在擦洗操作中对第一存储器单元行中的第一子页面执行第一ECC解码并且基于在对第二存储器单元行的正常读取操作中对第二存储器单元行中的第二子页面执行第二ECC解码来生成错误生成信号。控制逻辑电路将错误信息记录在错误信息寄存器中，并基于错误信息控制ECC引擎电路跳过对第一存储器单元行和第二存储器单元行的所选择的存储器单元行的ECC编码和ECC解码。
-
公开(公告)号：CN106205663B
公开(公告)日：2020-12-15
申请号：CN201610381950.2
申请日：2016-06-01
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器设备、存储器系统及错误校正的方法。半导体存储器设备能够在半导体存储器设备外部检测半导体存储器设备中生成的误校正比特。所述半导体存储器设备可以基于从外部接收到的第一数据生成第一检查比特；将包括第一数据和第一检查比特的纠错码(ECC)码字划分到多个ECC码字组；以及将由包括在第一ECC码字组中的错误比特所引起的误校正比特布置在另一ECC码字组中而不是第一ECC码字组中。
-
公开(公告)号：CN111198779A
公开(公告)日：2020-05-26
申请号：CN201910603254.5
申请日：2019-07-05
Applicant: 三星电子株式会社
Abstract: 公开一种半导体存储器装置和存储器系统。所述半导体存储器装置包括具有多个存储器单元的存储器单元阵列，并包括：纠错码(ECC)解码器，被配置为：从存储器单元阵列的选择的存储器单元接收第一数据和第一数据的第一奇偶校验，使用H矩阵和第一数据生成第一数据的第二奇偶校验，将第一奇偶校验与第二奇偶校验进行比较以生成第一校验子，并基于包括在第一校验子中的“0”或“1”位的数量，生成具有不同状态的解码状态标志(DSF)。
-
Patent Agency Ranking
公开(公告)号：CN110148434A
公开(公告)日：2019-08-20
申请号：CN201910039886.3
申请日：2019-01-16
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 提供了一种半导体存储器件、一种存储系统和一种操作半导体存储器件的方法。所述半导体存储器件包括纠错码(ECC)引擎、存储单元阵列、输入/输出(I/O)选通电路和控制逻辑电路。存储单元阵列包括正常单元区域和奇偶校验单元区域，正常单元区域被配置为存储主数据，奇偶校验单元区域被配置为选择性地存储由ECC引擎基于主数据生成的奇偶校验数据和从半导体存储器件的外部接收到的子数据。控制逻辑电路控制ECC引擎对主数据选择性地执行ECC编码和ECC解码，并且控制I/O选通电路将子数据存储在奇偶校验单元区域的至少一部分中。
-
公开(公告)号：CN109524051A
公开(公告)日：2019-03-26
申请号：CN201810588868.6
申请日：2018-06-08
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供了一种被配置为执行并行读取-修改-写入操作的存储器器件，其根据数据掩码选项生成用于从存储器单元阵列读取的第一部分数据和第二部分数据的纠正子，纠正第二部分数据的错误，通过组合第二数据与经纠正的第二部分数据来生成合并的数据，并生成用于合并的数据的内部奇偶校验。存储器器件将第二部分数据设置为二进制值0，通过组合设置为二进制值0的第二部分数据和第二数据来生成第三数据，生成用于第三数据的第三奇偶校验，并基于纠正子、部分奇偶校验和第三奇偶校验来生成用于合并的数据的内部奇偶校验。
-
公开(公告)号：CN109215722A
公开(公告)日：2019-01-15
申请号：CN201810523603.8
申请日：2018-05-28
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 一种包括存储单元阵列的半导体存储装置的纠错电路，纠错电路包括存储纠错码的纠错码存储器以及纠错码引擎。所述纠错码由生成矩阵表示。所述纠错码引擎使用所述纠错码、基于主数据来产生第一奇偶校验数据，并使用所述第一奇偶校验数据来纠正从所述存储单元阵列读取的所述主数据中的至少一个错误位。所述主数据包括多个数据位，所述多个数据位被划分成多个子码字群组。所述纠错码包括多个列向量，所述多个列向量被划分成与所述子码字群组对应的多个码群组。所述列向量具有被配置成限制其中出现误纠正位的子码字群组的位置的元素，其中所述误纠正位是由于所述主数据中的错误位而产生的。也提供一种半导体存储装置及存储系统。
-
公开(公告)号：CN108122587A
公开(公告)日：2018-06-05
申请号：CN201711083163.0
申请日：2017-11-07
Applicant: 三星电子株式会社
CPC classification number: G06F11/106 , G06F11/1016 , G11C16/16 , G11C16/3445 , G11C29/42
Abstract: 提供一种半导体存储器装置的擦除控制器和半导体存储器装置。一种半导体存储器装置的擦除控制器包括擦除地址产生器和弱码字地址产生器。擦除地址产生器在第一擦除模式下产生针对多个存储体阵列中的第一存储体阵列中的所有码字的擦除地址。擦除地址与正常擦除操作相关联，并响应于内部擦除信号和擦除命令而改变。弱码字地址产生器在第二擦除模式下产生针对第一存储体阵列中的弱码字的弱码字地址。弱码字地址与弱擦除操作相关联，并响应于内部擦除信号而产生。
-
公开(公告)号：CN107393596A
公开(公告)日：2017-11-24
申请号：CN201710281643.1
申请日：2017-04-26
Applicant: 三星电子株式会社
IPC: G11C29/42
CPC classification number: G11C29/52 , G06F11/1048 , G11C11/161 , G11C11/1673 , G11C11/1675 , G11C29/70 , G11C2029/0411 , H03M13/13 , G11C29/42
Abstract: 一种半导体存储设备包括存储单元阵列、控制逻辑电路以及纠错电路。控制逻辑电路通过对命令进行解码来生成控制信号。在半导体存储设备的写模式中，控制逻辑电路控制纠错电路从所选择的子页读取第一单元数据，并且在通过对第一单元数据执行纠错码解码来生成校验子数据时基于第一子单元数据和第二子单元数据之一以及将被写入到子页中的主数据来生成第一奇偶校验数据。当第一子单元数据包括至少一个错误位时，纠错电路基于与主数据相关联的数据掩码信号来有选择地修改第一奇偶校验数据。
-
-
-
-
-
-
-
-
Search Results
69
records
(took 0.039 seconds)
