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公开(公告)号：CN220154843U
公开(公告)日：2023-12-08
申请号：CN202320224535.1
申请日：2023-02-02
申请人： 深圳比特微电子科技有限公司
摘要： 本公开涉及流水线时钟驱动电路、计算芯片、算力板和计算设备。公开了一种流水线时钟驱动电路，用于为流水线提供脉冲时钟信号，包括：多级时钟驱动电路，每一级用于为流水线的相应运算级提供脉冲时钟信号；时钟源，耦合到第一级时钟驱动电路的输入，每一级时钟驱动电路包括：触发器，耦合到本级时钟驱动电路的输入；延时模块，包括第一延时子模块，其对触发器输出的脉冲信号进行延时，将延时后的脉冲信号作为反馈脉冲信号反馈到触发器；组合逻辑模块，对脉冲信号和反馈脉冲信号进行组合逻辑运算来产生脉冲时钟信号以提供到相应运算级，其中延时模块还包括第二延时子模块，其对脉冲信号进行延时，将延时后的脉冲信号输出到下一级时钟驱动电路。
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公开(公告)号：CN213482864U
公开(公告)日：2021-06-18
申请号：CN202022585459.6
申请日：2020-11-10
申请人： 北京微核芯科技有限公司
发明人： 郇丹丹
摘要： 本实用新型公开了一种用于调度乱序队列的仲裁电路，包括：与用于记录乱序处理器中所有指令的寄存器队列地址相连的多个异或门，其中，异或门的一个输入端与寄存器队列地址前面增加的最高位相连，另一个输入端与寄存器队列的读指针增加的最高位相连，将异或后得到的地址作为指令的年龄信息；与多个异或门相连的比较器组件，比较器组件用于根据指令的年龄信息判断得到指令年龄的新老；分别与乱序队列和比较器组件相连的调度部件，调度部件在调度乱序队列时，选择队列中有效且年龄最老的指令进行执行。该仲裁电路可以提高调度的可靠性，降低判断复杂度，减小判断延时，提高乱序处理器的性能、降低功耗、节约面积。
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公开(公告)号：CN213399573U
公开(公告)日：2021-06-08
申请号：CN202022725574.9
申请日：2020-11-23
申请人： 深圳比特微电子科技有限公司
摘要： 本公开涉及运算核、计算芯片和加密货币矿机。一种运算核包括被配置为接收数据块的输入模块、被配置为对接收到的数据块进行哈希运算的运算模块和时钟模块。运算模块包括：第一哈希引擎，包括第一多个运算级，第一多个运算级以流水线结构布置使得基于数据块的数据信号沿着第一多个运算级依次传递；以及第二哈希引擎，包括第二多个运算级，第二多个运算级以流水线结构布置使得从第一哈希引擎接收的数据信号沿着第二多个运算级依次传递。时钟模块被配置为向第一哈希引擎和第二哈希引擎提供时钟信号，其中，第一哈希引擎内的时钟信号的传递方向与第二哈希引擎内的时钟信号的传递方向相反。
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公开(公告)号：CN211454577U
公开(公告)日：2020-09-08
申请号：CN202020146034.2
申请日：2020-01-13
申请人： 重庆电政信息科技有限公司
发明人： 余缘超
摘要： 本实用新型公开了一种通用并行异构边缘计算装置，属于物联网领域。该装置包括外设接口、并行计算单元、网络模块、供电模块；所述的外设接口与并行计算单元相连，组成操作系统模块；所述的操作系统模块中的并行计算单元可以并联多个并行计算单元以满足计算需求；所述的网络模块分别与所有的并行计算单元相连；所述的供电模块分别与并行计算单元、网络模块相连，负责提供电源。本实用新型能够实现物联网平台前端跨操作系统的低功耗异构边缘计算，满足计算需求的同时，实现去中心化、多接口等功能，节省了数据的传输时间和成本。
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公开(公告)号：CN208061184U
公开(公告)日：2018-11-06
申请号：CN201721706109.2
申请日：2017-12-08
申请人： 谷歌有限责任公司
发明人： 威廉·拉西 , 格雷戈里·米歇尔·索尔森 , 克里斯托弗·阿伦·克拉克 , 诺曼·保罗·约皮 , 托马斯·诺里 , 安德鲁·埃弗里特·菲尔普斯
IPC分类号： G06F9/38
摘要： 本申请描述了矢量处理单元，并且包括处理器单元，该处理器单元每个包括多个处理资源。处理器单元每个被配置为执行与矢量化计算相关联的算术运算。矢量处理单元包括与每一个处理器单元以及它们相应的处理资源进行数据通信的矢量存储器。矢量存储器包括被配置成存储由每一个处理器单元使用以执行算术运算的数据的存储体。处理器单元和矢量存储器在矢量处理单元的区域内紧耦合，使得能够基于各个处理器单元相对于彼此的放置以及基于矢量存储器相对于每个处理器单元的放置，以高带宽来交换数据通信。(ESM)同样的发明创造已同日申请发明专利
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公开(公告)号：CN205451037U
公开(公告)日：2016-08-10
申请号：CN201521106910.4
申请日：2015-12-25
申请人： 天津联云合创信息科技有限公司
发明人： 高若飞
IPC分类号： G06F9/38
摘要： 本实用新型公开了一种高效并行分布式数据处理系统，包括壳体，所述壳体的一侧设有数据输入接口，且壳体内分别设有第一数据处理模块、第二数据处理模块、第三数据处理模块、第四数据处理模块和主控面板，所述数据输入接口与主控面板连接，所述主控面板分别与第一数据处理模块、第二数据处理模块、第三数据处理模块和第四数据处理模块，且主控面板上设有第一数据处理效率测试电路、第二数据处理效率测试电路、第三数据处理效率测试电路、第四数据处理效率测试电路、数据采集电路、数据传输电路、数据处理效率对比电路和控制电路。本实用新型能够同时对多个数据流进行处理，也能够选择最适合的数据处理模块，成本低，效率高。
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公开(公告)号：CN204790975U
公开(公告)日：2015-11-18
申请号：CN201520430146.X
申请日：2015-06-19
申请人： 想象技术有限公司
发明人： 休·杰克逊
IPC分类号： G06F9/38
CPC分类号： G06F9/3869 , G06F9/3875
摘要： 本实用新型涉及数据通路流水线。描述了使用再生的逻辑块来提高流水线的吞吐量的一种数据通路流水线。在实施例中，流水线或其部分包括若干并行的逻辑通路，每个逻辑通路包括相同的逻辑。在连续的时钟周期上轮流启用每个逻辑通路起始端的输入寄存器级，从而轮流将数据读入每个逻辑通路，且不同通路上的逻辑异相地运行。将逻辑通路的输出读入一个或多个输出寄存器级，且使用多工器将逻辑通路合并，该多工器在任何时钟周期上从逻辑通路中的一个选择输出。描述了各种优化技术，并在各种示例中可还使用寄存器重定时。在各种示例中，数据通路流水线在处理器内。
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公开(公告)号：CN203870605U
公开(公告)日：2014-10-08
申请号：CN201420295042.8
申请日：2014-06-05
申请人： 上海航天电子通讯设备研究所
发明人： 陈晓强
摘要： 本实用新型提供一种基于FPGA的并行处理系统，包括若干处理器系统和扩展存储器，还包括一FPGA模块，FPGA模块分别连接处理器系统和扩展存储器；FPGA模块包括译码器子模块、硬件锁子模块、一级缓存子模块和存储访问控制器子模块；译码器子模块分别与处理器系统、硬件锁子模块、一级缓存子模块、存储访问控制器子模块连接，存储访问控制器子模块还与扩展存储器连接。本实用新型利用多端口资源进一步扩展存储通讯带宽，实现更大并行系统的设计；采用标识屏蔽方式，用状态机的方法实现处理器的调度和状态转移，简化逻辑实现的复杂度；实现过程中未使用任何专用的IP核，可移植于现有的所有FPGA内，具有广泛的应用价值。
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公开(公告)号：CN203217552U
公开(公告)日：2013-09-25
申请号：CN201220351991.4
申请日：2012-07-11
申请人： 世意法(北京)半导体研发有限责任公司 , 意法半导体股份有限公司
摘要： 本实用新型的实施例公开了一种用于执行信号处理操作的装置，包括：存储器存储单元；地址生成器单元，功能上连接到存储器存储单元并且用于接收数据并且写入数据；寄存器文件系统，功能上连接到地址生成器并且用于接收数据并且写入值，在寄存器存储器阵列中存储值；乘法累加执行单元，功能上连接到寄存器文件系统并且用于接收并且写入，并且将数据值配对相乘和相加并写入求和；以及复用器单元，功能上连接到寄存器系统并连接到地址生成器并且用于接收数据；在分级方案中组织寄存器文件系统，将单独的寄存器存储器位置配对组织成配对寄存器单元并且将配对寄存器单元配对组织成分组寄存器单元；地址生成器单元将来自存储器存储单元的值放入寄存器。
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公开(公告)号：CN202904557U
公开(公告)日：2013-04-24
申请号：CN201220586146.5
申请日：2012-11-08
申请人： 广西工学院
摘要： 一种PLC输出数据刷新、读写与时序控制器，包括命令和地址控制模块、32入4位出存储器、4入32位出存储器、数据传送控制模块、PLC输出映像存储器、数据锁存器与输出端口和脉冲发生器；该控制器应用FPGA设计硬连接控制电路，在内部时序脉冲控制下自主完成输出数据刷新、读写数据命令的操作；在执行数据写入或读出命令时，1个WR信号写入命令和输出软元件Y编号和Y组值；写入命令的第2个WR信号写入数据，控制器按照4位一组数据逐一存储到PLC输出映像存储器；数据读出命令按照4位一组数据组织，发出读出请求信号，系统响应发出RD信号读出数据。该控制器充分利用FPGA并行操作的功能，能自主完成读出和写入数据的操作。
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